| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第13-14页 |
| 缩略语对照表 | 第14-17页 |
| 第一章 绪论 | 第17-25页 |
| 1.1 研究背景 | 第17-21页 |
| 1.1.1 深亚微米工艺下的互连问题 | 第17-19页 |
| 1.1.2 NoC简介 | 第19-21页 |
| 1.2 国内外研究状况 | 第21-23页 |
| 1.2.1 低摆幅技术发展状况 | 第21-22页 |
| 1.2.2 低功耗编码技术 | 第22-23页 |
| 1.3 论文内容安排 | 第23-25页 |
| 第二章 深亚微米工艺下互连结构分析 | 第25-37页 |
| 2.1 深亚微米互连寄生效应 | 第25-27页 |
| 2.2 互连功耗模型 | 第27-29页 |
| 2.3 互连延时模型 | 第29-30页 |
| 2.4 互连线物理设计 | 第30-35页 |
| 2.4.1 选取最佳尺寸 | 第30-33页 |
| 2.4.2 抑制串扰策略 | 第33-35页 |
| 2.5 本章小结 | 第35-37页 |
| 第三章 低摆幅互连设计 | 第37-61页 |
| 3.1 低摆幅电路简介 | 第37-39页 |
| 3.2 典型低摆幅发送器 | 第39-49页 |
| 3.2.1 Multi-VDD型 | 第40-41页 |
| 3.2.2 基于阈值压降型 | 第41-42页 |
| 3.2.3 电容预加重型 | 第42-46页 |
| 3.2.4 电荷分享型 | 第46-49页 |
| 3.3 低摆幅接收器 | 第49-54页 |
| 3.3.1 电流镜灵敏放大器 | 第49-50页 |
| 3.3.2 钟控锁存型灵敏放大器 | 第50-51页 |
| 3.3.3 双尾锁存型灵敏放大器 | 第51-52页 |
| 3.3.4 迟滞比较器 | 第52-54页 |
| 3.4 基于低摆幅技术的NOC互连结构设计 | 第54-60页 |
| 3.4.1 CCS低摆幅发送器 | 第54-59页 |
| 3.4.2 整体收发器设计 | 第59-60页 |
| 3.5 本章小结 | 第60-61页 |
| 第四章 基于低摆幅和低功耗编码的NOC互连设计 | 第61-83页 |
| 4.1 典型低功耗编码 | 第61-70页 |
| 4.1.1 地址总线低功耗编码 | 第61-65页 |
| 4.1.2 数据总线低功耗编码 | 第65-70页 |
| 4.2 GMP低功耗编码 | 第70-79页 |
| 4.2.1 Green-Modified编码 | 第70-72页 |
| 4.2.2 并串/串并转换电路 | 第72-73页 |
| 4.2.3 相位编码器 | 第73-75页 |
| 4.2.4 相位检测器 | 第75-78页 |
| 4.2.5 解码器 | 第78页 |
| 4.2.6 功耗仿真分析 | 第78-79页 |
| 4.3 基于GMP编码和CCS电路的NOC互连设计 | 第79-81页 |
| 4.4 本章小结 | 第81-83页 |
| 第五章 总结与展望 | 第83-85页 |
| 参考文献 | 第85-89页 |
| 致谢 | 第89-91页 |
| 作者简介 | 第91-92页 |