| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 选题的背景与意义 | 第16页 |
| 1.2 时间交织ADC校准技术研究现状 | 第16-19页 |
| 1.3 论文的主要工作及组织结构 | 第19-20页 |
| 第二章 时间交织ADC简介 | 第20-31页 |
| 2.1 时间交织ADC工作原理 | 第20页 |
| 2.2 ADC性能的主要参数 | 第20-24页 |
| 2.2.1 静态特性 | 第20-23页 |
| 2.2.2 动态特性 | 第23-24页 |
| 2.3 折叠插值时间交织ADC通道间失配分析 | 第24-28页 |
| 2.3.1 通道间失调失配 | 第24-26页 |
| 2.3.2 通道间增益失配 | 第26-27页 |
| 2.3.3 通道间采样时刻偏差 | 第27-28页 |
| 2.4 时序误差对ADC性能的影响 | 第28-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 时间交织ADC采样时间失配误差建模分析 | 第31-39页 |
| 3.1 行为级建模简介 | 第31-32页 |
| 3.2 多通道时间交织ADC误差模型 | 第32-36页 |
| 3.2.1 双通道时间交织ADC模型 | 第32-34页 |
| 3.2.2 四通道时间交织ADC模型 | 第34-36页 |
| 3.3 时间交织ADC采样时间失配误差模型总结与分析 | 第36-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 高速折叠插值时间交织ADC采样时间失配误差校准电路设计 | 第39-71页 |
| 4.1 时间交织ADC时钟失配校准技术简介 | 第39-41页 |
| 4.1.1 全局采样保持电路 | 第39-40页 |
| 4.1.2 时钟失配补偿 | 第40页 |
| 4.1.3 数字后校准技术 | 第40-41页 |
| 4.2 四通道时间交织折叠插值ADC整体架构及时钟电路结构 | 第41-43页 |
| 4.3 分频及多相时钟产生电路结构及原理 | 第43-44页 |
| 4.4 采样时间失配误差校准电路结构原理及具体电路设计 | 第44-67页 |
| 4.4.1 采样时间失配误差校准电路电路结构及原理 | 第44-46页 |
| 4.4.2 校准环路非理想因素的校准 | 第46-47页 |
| 4.4.3 整形电路 | 第47-48页 |
| 4.4.4 采样时钟产生电路 | 第48-49页 |
| 4.4.5 边沿检测电路 | 第49-53页 |
| 4.4.6 全差分连续时间积分器 | 第53-59页 |
| 4.4.7 跨导放大器 | 第59-64页 |
| 4.4.8 时钟缓冲器电路 | 第64-67页 |
| 4.5 采样时间失配误差校准电路仿真分析 | 第67-70页 |
| 4.6 本章小结 | 第70-71页 |
| 第五章 总结与展望 | 第71-73页 |
| 5.1 总结 | 第71-72页 |
| 5.2 展望 | 第72-73页 |
| 参考文献 | 第73-77页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第77页 |
