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基于FPGA的卷积神经网络关键技术研究与实现

摘要第5-7页
ABSTRACT第7-8页
第一章 绪论第12-19页
    1.1 研究背景及意义第12-13页
    1.2 国内外研究现状第13-17页
        1.2.1 卷积神经网络的发展及应用第13-15页
        1.2.2 神经网络算法的硬件实现第15-17页
    1.3 本文的主要研究内容第17页
    1.4 本文的组织结构第17-19页
第二章 卷积神经网络及其硬件实现技术第19-31页
    2.1 卷积神经网络简介第19-26页
        2.1.1 卷积神经网络的拓扑结构第19-22页
        2.1.2 卷积神经网络的训练过程第22-24页
        2.1.3 卷积神经网络的三大特点第24-26页
    2.2 卷积神经网络硬件实现的关键技术第26-30页
        2.2.1 卷积神经网络的并行计算及硬件加速技术第26-27页
        2.2.2 卷积神经网络的数据缓存和精度选择第27-30页
        2.2.3 激励函数的硬件实现技术第30页
    2.3 本章小结第30-31页
第三章 卷积神经网络各层计算模块的硬件实现第31-43页
    3.1 卷积神经网络的软件算法简介第31-34页
        3.1.1 实验平台和数据库介绍第31-32页
        3.1.2 卷积层和全连接层的激励函数第32页
        3.1.3 输入特征图和卷积核的连接方式第32-34页
        3.1.4 均值池化和最大池化第34页
    3.2 卷积层的硬件实现第34-36页
        3.2.1 卷积核和输入的乘累加运算第34-35页
        3.2.2 激励函数第35-36页
    3.3 池化层的硬件实现第36-37页
    3.4 全连接层的硬件实现第37-40页
        3.4.1 权值和输入的乘累加运算第37-38页
        3.4.2 激励函数第38-40页
    3.5 各层神经元模块的实验结果及分析第40-42页
        3.5.1 卷积层神经元模块功能仿真第40页
        3.5.2 池化层神经元模块功能仿真第40-41页
        3.5.3 全连接层神经元模块功能仿真第41-42页
    3.6 本章小结第42-43页
第四章 卷积神经网络硬件实现的中间件设计第43-55页
    4.1 卷积神经网络中间件设计简介第43-47页
        4.1.1 中间件设计的需求分析第43-44页
        4.1.2 中间件设计的系统建模第44-47页
    4.2 神经元硬件模块的中间件函数第47-50页
        4.2.1 卷积层神经元模块的中间件函数第47-48页
        4.2.2 池化层神经元模块的中间件函数第48-49页
        4.2.3 全连接层神经元模块的中间件函数第49-50页
    4.3 各层网络并行计算硬件模块的中间件函数第50-52页
        4.3.1 卷积层并行计算模块的中间件函数第50页
        4.3.2 池化层并行计算模块的中间件函数第50-51页
        4.3.3 全连接层并行计算模块的中间件函数第51-52页
    4.4 顶层模块的中间件函数第52页
    4.5 中间件系统的功能测试第52-54页
    4.6 本章小结第54-55页
第五章 不同并行程度的硬件架构设计第55-66页
    5.1 不同并行程度硬件架构设计第55-60页
        5.1.1 整体硬件架构图第55-56页
        5.1.2 不同并行程度的卷积层资源评估第56-57页
        5.1.3 不同并行程度的池化层资源评估第57-59页
        5.1.4 不同并行程度的全连接层资源评估第59-60页
    5.2 卷积神经网络并行程度和硬件资源消耗的数学模型分析第60-63页
        5.2.1 卷积神经网络并行程度和硬件资源消耗数学模型的构建第60-62页
        5.2.2 网络的数学模型分析和结果第62-63页
    5.3 最优方案设计和实验结果第63-65页
        5.3.1 方案设计第64页
        5.3.2 实验分析及结果第64-65页
    5.4 本章小结第65-66页
第六章 结论与展望第66-68页
    6.1 结论第66页
    6.2 展望第66-68页
参考文献第68-73页
致谢第73-74页
攻读学位期间取得的研究成果第74页

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