| 摘要 | 第10-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 课题研究背景 | 第13页 |
| 1.2 低功耗技术的研究现状 | 第13-14页 |
| 1.3 低功耗技术面临的挑战 | 第14-15页 |
| 1.4 课题研究内容和意义 | 第15页 |
| 1.5 文章主题架构 | 第15-17页 |
| 第二章 芯片功耗组成和分析 | 第17-30页 |
| 2.1 芯片功耗的来源 | 第17-21页 |
| 2.1.1 动态开关功耗 | 第17-18页 |
| 2.1.2 短路功耗 | 第18-19页 |
| 2.1.3 漏流功耗 | 第19-21页 |
| 2.2 低功耗技术简介 | 第21-25页 |
| 2.2.1 门控时钟技术 | 第21-22页 |
| 2.2.2 扫描链重定序 | 第22-24页 |
| 2.2.3 多位触发器融合 | 第24-25页 |
| 2.3 功耗分析工具 | 第25-29页 |
| 2.3.1 Prime Time PX | 第25-26页 |
| 2.3.2 Redhawk | 第26-27页 |
| 2.3.3 SpyGlass | 第27-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 小容量存储器的全定制功耗优化 | 第30-43页 |
| 3.1 电路设计 | 第31-36页 |
| 3.1.1 写路径 | 第31-32页 |
| 3.1.2 读路径 | 第32页 |
| 3.1.3 读写地址锁存及译码模块 | 第32-33页 |
| 3.1.4 时钟模块 | 第33-34页 |
| 3.1.5 电路的时序分析与优化 | 第34-35页 |
| 3.1.6 写入电路的时序分析与优化 | 第35-36页 |
| 3.2 版图设计 | 第36-39页 |
| 3.2.1 版图结构 | 第36-37页 |
| 3.2.2 存储阵列 | 第37-38页 |
| 3.2.3 译码与时钟模块 | 第38-39页 |
| 3.2.4 布线 | 第39页 |
| 3.3 面积、时序和功耗对比分析 | 第39-41页 |
| 3.4 本章小结 | 第41-43页 |
| 第四章 FT-MX部分模块的物理设计功耗优化 | 第43-60页 |
| 4.1 DMA模块中非关键路径的功耗优化 | 第43-47页 |
| 4.1.1 对非关键路径单元的优化 | 第46-47页 |
| 4.1.2 功耗优化在DMA中的实现 | 第47页 |
| 4.2 触发器合并对乘法部件的功耗优化 | 第47-52页 |
| 4.3 SRIO模块时钟树的功耗优化 | 第52-59页 |
| 4.3.1 时钟树的结构分类 | 第52-53页 |
| 4.3.2 SRIO的时钟结构 | 第53-55页 |
| 4.3.3 SRIO的时钟规划 | 第55-59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 基于新型触发器的功耗优化 | 第60-67页 |
| 5.1 新型触发器的结构 | 第60-62页 |
| 5.1.1 YHFT-SPFF触发器 | 第60-61页 |
| 5.1.2 YHFT-SDFF触发器 | 第61-62页 |
| 5.1.3 YHFT-SCFF触发器 | 第62页 |
| 5.2 新型触发器在FT-MX中的应用 | 第62-66页 |
| 5.2.1 YHFT-SPFF、YHFT-SCFF触发器的应用 | 第63-65页 |
| 5.2.2 YHFT-SDFF触发器的应用 | 第65-66页 |
| 5.3 本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 6.1 全文总结 | 第67-68页 |
| 6.2 工作展望 | 第68-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 作者在学期间取得的学术成果 | 第75页 |