| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| ·研究背景 | 第11-12页 |
| ·研究的现状 | 第12-13页 |
| ·课题研究内容和完成的工作 | 第13-14页 |
| ·文章的组织 | 第14-15页 |
| 第二章 基于流的X 处理器结构 | 第15-22页 |
| ·概述 | 第15-16页 |
| ·X 处理器组成 | 第16-19页 |
| ·X 处理器带宽层次结构 | 第19-21页 |
| ·本章小结 | 第21-22页 |
| 第三章 流存储控制系统的结构 | 第22-32页 |
| ·流存储控制系统寄存器 | 第23-25页 |
| ·地址产生器 | 第25-30页 |
| ·跨步模式 | 第26-27页 |
| ·位反模式 | 第27-30页 |
| ·索引模式 | 第30页 |
| ·命令/地址缓冲（CAB） | 第30-31页 |
| ·数据返回缓冲（DRB） | 第31页 |
| ·本章小结 | 第31-32页 |
| 第四章 流存储控制系统硬件实现 | 第32-42页 |
| ·SMCS 的硬件实现 | 第33-41页 |
| ·MARF 模块的设计实现 | 第33页 |
| ·地址产生器的设计实现 | 第33-38页 |
| ·缓冲设计实现 | 第38-39页 |
| ·主处理器读内部寄存器模块设计实现 | 第39-41页 |
| ·流存储控制系统的综合结果及分析 | 第41页 |
| ·本章小结 | 第41-42页 |
| 第五章 流存储控制系统的改进 | 第42-61页 |
| ·提高主存性能的存储器组织结构 | 第42-43页 |
| ·一种针对流特性的重排序调度结构 | 第43-50页 |
| ·地址生成序列 | 第43-44页 |
| ·重排序调度结构 | 第44-48页 |
| ·测试方法及性能分析 | 第48-50页 |
| ·一种可行的流存储控制系统 | 第50-59页 |
| ·片外存储器 | 第51-52页 |
| ·地址产生器(Address Generator) | 第52-53页 |
| ·重排序缓冲(Reorder Buffer) | 第53页 |
| ·存储体(Memory Bank) | 第53-59页 |
| ·带大容量cache 的存储体 | 第59-60页 |
| ·本章小结 | 第60-61页 |
| 第六章 结束语 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 作者在学期间取得的学术成果 | 第67-68页 |
| 附录 可选的仲裁策略 | 第68页 |