ASIC芯片的层次化后端实现
| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第6-9页 |
| ·ASIC后端设计的发展背景及现状 | 第6-7页 |
| ·课题的来源及特点 | 第7-8页 |
| ·论文的结构安排 | 第8-9页 |
| 第二章 后端设计流程简介 | 第9-19页 |
| ·ASIC后端设计标准流程 | 第9-14页 |
| ·后端设计的层次化流程简介 | 第14-17页 |
| ·ZSP数字信号处理器测试芯片设计简介 | 第17-19页 |
| 第三章 整体规划与布局 | 第19-36页 |
| ·层次化的设计结构 | 第19-26页 |
| ·层次化设计综述 | 第19-20页 |
| ·层次化设计的时序约束和时序分析 | 第20-21页 |
| ·整体规划 | 第21-23页 |
| ·子模块的布局及接口设计 | 第23-26页 |
| ·供电网络的设计分析 | 第26-31页 |
| ·影响供电网络设计的因素 | 第26-28页 |
| ·供电网络的设计 | 第28-31页 |
| ·标准单元的布局及优化 | 第31-34页 |
| ·DFM及设计规则的考虑 | 第34-36页 |
| 第四章 时钟树综合及优化 | 第36-47页 |
| ·时钟树综合原理简介 | 第36-39页 |
| ·时钟偏斜 | 第36-37页 |
| ·时钟树综合 | 第37-39页 |
| ·层次化设计中时钟树的综合 | 第39-41页 |
| ·时钟树的优化及时序收敛 | 第41-47页 |
| ·时钟树的优化 | 第41-42页 |
| ·时钟树综合后的时序分析和优化 | 第42-47页 |
| ·时序分析 | 第42-43页 |
| ·时序优化 | 第43-47页 |
| 第五章 布线及串扰问题的影响 | 第47-56页 |
| ·自动布线原理简介 | 第47-50页 |
| ·自动布线原理 | 第47-48页 |
| ·Astro布线流程 | 第48-49页 |
| ·布线设置和优化 | 第49-50页 |
| ·层次化设计的布线 | 第50-52页 |
| ·串扰问题对时序的影响及其优化 | 第52-56页 |
| ·串扰对时序的影响 | 第52-53页 |
| ·串扰的预防和优化 | 第53-56页 |
| 第六章 静态时序分析 | 第56-63页 |
| ·静态时序分析原理 | 第56-57页 |
| ·层次化设计的静态时序分析 | 第57-59页 |
| ·层次化的设置 | 第57-58页 |
| ·分析模式 | 第58-59页 |
| ·分析阶段 | 第59页 |
| ·静态时序分析后的时序优化 | 第59-63页 |
| ·层次化设计中接口部分的时序优化 | 第60-61页 |
| ·签付时序优化 | 第61-63页 |
| 第七章 工程变更的方法及应用 | 第63-67页 |
| ·设计功能变更 | 第63-66页 |
| ·备用门单元的使用 | 第63-64页 |
| ·网表的改变 | 第64-66页 |
| ·时序变更 | 第66-67页 |
| 第八章 总结 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 致谢 | 第71-72页 |
