嵌入式SRAM内建自测试设计
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·课题背景 | 第7页 |
| ·国内外研究情况 | 第7-8页 |
| ·论文的主要工作 | 第8-9页 |
| ·论文章节结构 | 第9-11页 |
| 第二章 集成电路可测性设计 | 第11-19页 |
| ·专项设计(Ad hoc Design) | 第12-13页 |
| ·扫描设计 | 第13-14页 |
| ·边界扫描技术 | 第14页 |
| ·内建自测试设计(BIST) | 第14-17页 |
| ·BIST的组成 | 第15-16页 |
| ·BIST应用方案 | 第16-17页 |
| ·小结 | 第17-19页 |
| 第三章 SRAM工作原理及故障模型分析 | 第19-31页 |
| ·SRAM基本结构及工作原理 | 第19-25页 |
| ·SRAM总体架构 | 第19-21页 |
| ·SRAM存储单元工作原理 | 第21-25页 |
| ·SRAM故障模型分析 | 第25-29页 |
| ·单端口存储器存储单元阵列故障机理分析 | 第25-28页 |
| ·地址译码故障 | 第28页 |
| ·读写逻辑 | 第28-29页 |
| ·双端口故障模型 | 第29页 |
| ·小结 | 第29-31页 |
| 第四章 测试算法分析 | 第31-37页 |
| ·存储器测试所使用的几种算法 | 第31-33页 |
| ·MARCH算法分析 | 第33-36页 |
| ·小结 | 第36-37页 |
| 第五章 SRAM内建自测试设计 | 第37-55页 |
| ·4K×8bitSRAM简介 | 第37-39页 |
| ·BIST时序分析 | 第39-41页 |
| ·传统的BIST时序 | 第39页 |
| ·有并行结构的BIST时序 | 第39-41页 |
| ·BIST电路各功能模块设计 | 第41-51页 |
| ·传统 BIST模块设计 | 第41-42页 |
| ·带有内建自分析(BISA)的BIST设计 | 第42页 |
| ·FSM控制器设计 | 第42-44页 |
| ·地址产生器设计 | 第44-47页 |
| ·数据产生器设计 | 第47-48页 |
| ·读写控制器设计 | 第48-49页 |
| ·比较数据器设计 | 第49页 |
| ·比较器设计 | 第49-50页 |
| ·BISA设计 | 第50-51页 |
| ·FPGA板级验证 | 第51-53页 |
| ·小结 | 第53-55页 |
| 第六章 RTL代码综合和后端设计分析 | 第55-65页 |
| ·RTL代码综合 | 第55-58页 |
| ·综合简介 | 第55-56页 |
| ·BIST设计 RTL级综合 | 第56-58页 |
| ·静态时序分析 | 第58-60页 |
| ·静态时序分析(STA)介绍 | 第58-59页 |
| ·PrimeTime进行时序分析 | 第59-60页 |
| ·版图设计 | 第60-63页 |
| ·电源布线 | 第60-61页 |
| ·布局 | 第61页 |
| ·时钟树综合 | 第61-62页 |
| ·布线 | 第62-63页 |
| ·验证仿真 | 第63页 |
| ·小结 | 第63-65页 |
| 第七章 总结和展望 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 研究成果 | 第71页 |
