高效高速CMOS锁相环关键技术研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 课题研究背景及意义 | 第16-17页 |
| 1.2 锁相环的历史发展及国内外的研究现状 | 第17-19页 |
| 1.3 课题研究内容 | 第19页 |
| 1.4 论文的结构安排 | 第19-22页 |
| 第二章 锁相环电路的工作原理 | 第22-34页 |
| 2.1 锁相环电路的概述 | 第22页 |
| 2.2 锁相环电路的基本工作原理 | 第22-23页 |
| 2.3 电荷泵锁相环的环路分析 | 第23-27页 |
| 2.4 锁相环电路各模块的介绍 | 第27-32页 |
| 2.4.1 鉴相器 | 第27-28页 |
| 2.4.2 电荷泵 | 第28-29页 |
| 2.4.3 压控振荡器 | 第29-31页 |
| 2.4.4 分频器 | 第31-32页 |
| 2.5 本章小结 | 第32-34页 |
| 第三章 锁相环电路的性能指标 | 第34-46页 |
| 3.1 相位噪声 | 第34-36页 |
| 3.2 时钟抖动 | 第36-38页 |
| 3.3 锁定时间 | 第38-39页 |
| 3.4 锁相环电路相位噪声分析 | 第39-42页 |
| 3.5 降低相位噪声的方法 | 第42-43页 |
| 3.6 锁相环参数设定及系统建模 | 第43-45页 |
| 3.6.1 系统指标要求及参数设定 | 第43-45页 |
| 3.7 本章小结 | 第45-46页 |
| 第四章 锁相环电路各模块的设计与仿真 | 第46-68页 |
| 4.1 鉴频鉴相器(PFD)的设计 | 第46-49页 |
| 4.2 电荷泵(CP)的设计 | 第49-51页 |
| 4.3 环路滤波器(LF)的选择 | 第51-52页 |
| 4.4 压控振荡器(VCO)的设计 | 第52-61页 |
| 4.4.1 压控振荡器(VCO)的噪声模型 | 第52-55页 |
| 4.4.2 压控振荡器结构选择 | 第55-57页 |
| 4.4.3 压控振荡器参数值设置 | 第57-59页 |
| 4.4.4 压控振荡器仿真分析 | 第59-61页 |
| 4.5 分频器(PD)的设计 | 第61-64页 |
| 4.6 锁相环(PLL)的锁定时间及噪声仿真 | 第64-66页 |
| 4.7 本章小结 | 第66-68页 |
| 第五章 锁相环的版图设计 | 第68-78页 |
| 5.1 版图设计过程中需注意的问题 | 第68-69页 |
| 5.1.1 MOS器件中的寄生电容和栅电阻 | 第68页 |
| 5.1.2 互连线的寄生电容和寄生电阻 | 第68页 |
| 5.1.3 器件的失配效应 | 第68-69页 |
| 5.1.4 模块与模块之间的耦合效应 | 第69页 |
| 5.1.5 天线效应 | 第69页 |
| 5.2 版图的优化方法 | 第69-72页 |
| 5.2.1 将大尺寸MOS器件进行拆分 | 第69-70页 |
| 5.2.2 匹配MOS管的设计 | 第70-71页 |
| 5.2.3 电源线和地线设计 | 第71-72页 |
| 5.2.4 布线的匹配设计 | 第72页 |
| 5.3 锁相环的版图设计 | 第72-73页 |
| 5.4 系统后仿及性能分析 | 第73-76页 |
| 5.5 本章小结 | 第76-78页 |
| 第六章 工作与展望 | 第78-80页 |
| 6.1 工作总结 | 第78页 |
| 6.2 未来展望 | 第78-80页 |
| 参考文献 | 第80-84页 |
| 致谢 | 第84-86页 |
| 作者简介 | 第86-87页 |
