| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 引言 | 第8-12页 |
| 1.1 研究背景 | 第8-9页 |
| 1.2 DDR内存控制器的国内外发展现状 | 第9页 |
| 1.3 论文的应用场景 | 第9-10页 |
| 1.4 论文的主要研究内容 | 第10-12页 |
| 第2章 DDR2 SDRAM的内部结构及工作过程 | 第12-25页 |
| 2.1 DDR2 SDRAM结构 | 第12-14页 |
| 2.1.1 DDR2 SDRAM基本功能 | 第12-13页 |
| 2.1.2 DDR2 SDRAM内部结构 | 第13-14页 |
| 2.2 DDR2与DDR的区别 | 第14-16页 |
| 2.3 DDR2 SDRAM命令解析 | 第16-18页 |
| 2.4 DDR2 SDRAM模式寄存器 | 第18-19页 |
| 2.5 DDR2 SDRAM工作过程及读写时序 | 第19-24页 |
| 2.5.1 上电和初始化过程 | 第19-20页 |
| 2.5.2 DDR2的状态转换 | 第20-21页 |
| 2.5.3 DDR2 SDRAM读写时序 | 第21-24页 |
| 2.6 本章小结 | 第24-25页 |
| 第3章 DDR2控制器的设计 | 第25-44页 |
| 3.1 DDR2控制器的结构 | 第25-27页 |
| 3.1.1 设计工具 | 第25页 |
| 3.1.2 控制器设计流程 | 第25-26页 |
| 3.1.3 DDR2控制器整体结构 | 第26-27页 |
| 3.2 协议层的模块设计 | 第27-34页 |
| 3.2.1 工作模式切换模块 | 第27-28页 |
| 3.2.2 数据接口模块 | 第28-29页 |
| 3.2.3 寄存器接口模块 | 第29-30页 |
| 3.2.4 命令队列模块 | 第30-31页 |
| 3.2.5 命令译码模块 | 第31页 |
| 3.2.6 读/写数据通道模块 | 第31-32页 |
| 3.2.7 自动刷新和自刷新模块 | 第32-33页 |
| 3.2.8 主状态机模块 | 第33-34页 |
| 3.3 物理层的模块设计 | 第34-37页 |
| 3.3.1 写数据路径模块 | 第35-36页 |
| 3.3.2 读数据路径模块 | 第36页 |
| 3.3.3 地址与命令通路模块 | 第36-37页 |
| 3.3.4 数字锁相环模块 | 第37页 |
| 3.4 控制器的功能验证 | 第37-43页 |
| 3.4.1 AHB-master功能验证 | 第38-39页 |
| 3.4.2 寄存器接口功能验证 | 第39-40页 |
| 3.4.3 DFI接口功能验证 | 第40页 |
| 3.4.4 控制器的PAD信号功能验证 | 第40-43页 |
| 3.4.5 控制器对MIPI接口状态的响应及上报功能验证 | 第43页 |
| 3.5 本章小结 | 第43-44页 |
| 第4章 DDR2控制器的逻辑综合 | 第44-53页 |
| 4.1 逻辑综合简介 | 第44-48页 |
| 4.2 逻辑综合过程 | 第48-50页 |
| 4.3 逻辑综合过程中的难题及解决方法 | 第50-51页 |
| 4.4 形式验证 | 第51-52页 |
| 4.5 本章小结 | 第52-53页 |
| 第5章 芯片测试及结果分析 | 第53-58页 |
| 5.1 测试环境 | 第53-54页 |
| 5.2 测试结果 | 第54-56页 |
| 5.3 测试结果分析 | 第56-57页 |
| 5.4 本章小结 | 第57-58页 |
| 第6章 总结与展望 | 第58-60页 |
| 6.1 工作总结 | 第58页 |
| 6.2 工作展望 | 第58-60页 |
| 参考文献 | 第60-62页 |
| 致谢 | 第62-63页 |
| 附录A FPGA发送低速命令的部分测试代码 | 第63-66页 |
| 个人简历 | 第66-67页 |
| 攻读硕士学位期间已公开发表论文 | 第67页 |