| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景及意义 | 第9-11页 |
| 1.2 基于DDS+PLL的频率合成技术研究现状 | 第11-12页 |
| 1.3 基于sigma-delta调制的频率合成技术研究现状 | 第12-13页 |
| 1.4 本文主要研究内容 | 第13-15页 |
| 第二章 宽带高分辨率频率合成技术 | 第15-22页 |
| 2.1 DDS+PLL混合式频率合成技术 | 第15-18页 |
| 2.1.1 直接数字式频率合成技术(DDS) | 第15页 |
| 2.1.2 DDS与PLL的组合方案 | 第15-18页 |
| 2.2 基于sigma-delta调制的锁相式频率合成技术 | 第18-21页 |
| 2.2.1 锁相式小数分频频率合成技术 | 第18-19页 |
| 2.2.2 采用sigma-delta调制技术的频率合成技术 | 第19-21页 |
| 2.3 本章小结 | 第21-22页 |
| 第三章 DDS工作原理及其杂散抑制 | 第22-33页 |
| 3.1 DDS的基本工作原理及频谱分析 | 第22-25页 |
| 3.1.1 DDS的工作原理 | 第22-24页 |
| 3.1.2 DDS的频谱分析 | 第24-25页 |
| 3.2 相位截断下的杂散及抑制方法 | 第25-29页 |
| 3.2.1 相位截断条件下的频谱分析 | 第25-27页 |
| 3.2.2 已有的DDS杂散抑制方法 | 第27-29页 |
| 3.3 一种新的DDS杂散抑制方法 | 第29-32页 |
| 3.4 本章小结 | 第32-33页 |
| 第四章 引入调节因子的DDS激励PLL频率合成器 | 第33-48页 |
| 4.1 主要技术指标 | 第33页 |
| 4.2 DDS激励PLL方案存在的问题 | 第33-35页 |
| 4.3 引入调节因子的DDS激励PLL方案 | 第35-36页 |
| 4.4 DDS输出频段规划 | 第36-38页 |
| 4.5 核心器件选择及电路设计 | 第38-44页 |
| 4.5.1 DDS及外围电路设计 | 第38-41页 |
| 4.5.2 鉴相电路及环路滤波器设计 | 第41-42页 |
| 4.5.3 频率预置电路设计 | 第42-43页 |
| 4.5.4 参考时钟等电路的设计 | 第43-44页 |
| 4.6 测试结果及分析 | 第44-47页 |
| 4.7 本章小结 | 第47-48页 |
| 第五章 SIGMA-DELTA调制及小数杂散研究 | 第48-62页 |
| 5.1 小数杂散产生机理 | 第48-52页 |
| 5.2 sigma-delta调制技术和噪声整形 | 第52-54页 |
| 5.2.1 过采样技术以及噪声整形 | 第52-53页 |
| 5.2.2 一阶sigma delta调制器(DSM)分析 | 第53-54页 |
| 5.3 高阶sigma-delta调制器设计 | 第54-58页 |
| 5.3.1 DSM级联结构中级数的选择 | 第55-56页 |
| 5.3.2 DSM级联结构中数据位宽的选择 | 第56-58页 |
| 5.4 MASH1-1-1结构的小数杂散分布规律 | 第58-61页 |
| 5.5 本章小结 | 第61-62页 |
| 第六章 新的小数杂散抑制算法 | 第62-78页 |
| 6.1 小数杂散与DDS杂散的对比研究 | 第62页 |
| 6.2 已有的小数杂散抑制方法 | 第62-65页 |
| 6.2.1 二进制累加器设初值法 | 第63-64页 |
| 6.2.2 扰动性杂散抑制算法 | 第64-65页 |
| 6.3 一种新的小数杂散抑制方法 | 第65-72页 |
| 6.4 频率合成器实物及测试平台 | 第72页 |
| 6.5 新的MASH1-1-1结构的实现 | 第72-74页 |
| 6.6 测试结果与分析 | 第74-77页 |
| 6.7 本章小结 | 第77-78页 |
| 第七章 总结与展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 攻读硕士研究生期间取得的成果 | 第82页 |
