深度学习的硬件实现与优化技术研究
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题背景及研究的目的和意义 | 第9-10页 |
| 1.2 国内外研究现状及分析 | 第10-13页 |
| 1.2.1 深度学习的发展概况 | 第10-12页 |
| 1.2.2 深度学习实现技术现状及分析 | 第12-13页 |
| 1.3 本文的主要研究内容 | 第13-15页 |
| 第2章 深度学习硬件实现总体方案设计 | 第15-29页 |
| 2.1 深度学习理论分析 | 第15-19页 |
| 2.2 卷积神经网络拓扑结构 | 第19-25页 |
| 2.2.1 卷积层结构 | 第20-23页 |
| 2.2.2 抽样层结构 | 第23-25页 |
| 2.2.3 全连接层结构 | 第25页 |
| 2.3 系统总体方案设计 | 第25-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第3章 算法硬件移植的优化技术与架构设计 | 第29-43页 |
| 3.1 硬件平台选择 | 第29-30页 |
| 3.2 优化技术研究 | 第30-34页 |
| 3.2.1 并行技术 | 第30-32页 |
| 3.2.2 乒乓技术 | 第32-33页 |
| 3.2.3 复用技术 | 第33-34页 |
| 3.2.4 分块技术 | 第34页 |
| 3.3 卷积神经网络并行架构设计 | 第34-41页 |
| 3.3.1 不同层之间的并行架构 | 第35-36页 |
| 3.3.2 特征映射图之间的并行架构 | 第36-38页 |
| 3.3.3 特征映射图内部的并行架构 | 第38-40页 |
| 3.3.4 卷积运算的并行架构 | 第40-41页 |
| 3.3.5 其他形式的并行架构 | 第41页 |
| 3.4 本章小结 | 第41-43页 |
| 第4章 卷积神经网络的硬件设计与实现 | 第43-61页 |
| 4.1 网络整体架构设计 | 第43-44页 |
| 4.2 卷积运算模块 | 第44-56页 |
| 4.2.1 Z型卷积运算模块 | 第45-51页 |
| 4.2.2 树型卷积运算模块 | 第51-56页 |
| 4.3 抽样运算模块 | 第56-58页 |
| 4.4 激活函数模块 | 第58-59页 |
| 4.5 缓存结构 | 第59-60页 |
| 4.6 本章小结 | 第60-61页 |
| 第5章 实验验证与分析 | 第61-71页 |
| 5.1 实验平台搭建 | 第61-65页 |
| 5.1.1 实验环境介绍 | 第61-62页 |
| 5.1.2 实验样本集与网络结构 | 第62-63页 |
| 5.1.3 异构平台搭建 | 第63-65页 |
| 5.2 对比实验与识别性能分析 | 第65-68页 |
| 5.3 各模块资源使用与功耗分析 | 第68-70页 |
| 5.4 本章小结 | 第70-71页 |
| 结论 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第77-79页 |
| 致谢 | 第79页 |
