基于DSP-FPGA的高速数据采集与处理
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题研究背景及意义 | 第16-17页 |
| 1.2 数字信号处理技术发展 | 第17页 |
| 1.3 当前研究现状 | 第17-18页 |
| 1.4 论文研究工作及安排 | 第18-20页 |
| 第二章 高速数据采集方案设计和关键技术研究 | 第20-36页 |
| 2.1 提高数据采集性能的方法 | 第20-22页 |
| 2.1.1 串行流水线技术 | 第20-21页 |
| 2.1.2 AD并行采样技术 | 第21-22页 |
| 2.2 高速信号完整性分析和PCB设计 | 第22-25页 |
| 2.2.1 传输线 | 第22-23页 |
| 2.2.2 信号完整性理论 | 第23-25页 |
| 2.2.3 PCB设计中的注意事项 | 第25页 |
| 2.3 双路高速数据采集模块的设计 | 第25-30页 |
| 2.3.1 模数转换器的选择 | 第26-28页 |
| 2.3.2 FPGA的选型 | 第28-29页 |
| 2.3.3 FPGA设计流程 | 第29-30页 |
| 2.4 高噪声环境下的软件滤波 | 第30-33页 |
| 2.4.1 常用的软件滤波算法 | 第30-31页 |
| 2.4.2 消除脉冲干扰的平滑滤波算法 | 第31-33页 |
| 2.5 高速数据采集中差错控制 | 第33-34页 |
| 2.5.1 传统差错控制技术优缺点 | 第33-34页 |
| 2.5.2 高速数据传输下的差错控制 | 第34页 |
| 2.6 本章小结 | 第34-36页 |
| 第三章 高速采集数据偏差修正模型 | 第36-50页 |
| 3.1 高速采集数据产生误差的原因 | 第36-38页 |
| 3.1.1 并行采样不同步 | 第36-37页 |
| 3.1.2 测量长度增加造成波形陡峭性变缓 | 第37-38页 |
| 3.1.3 器件工艺和外界环境的干扰 | 第38页 |
| 3.2 误差修正模型的建立和对比分析 | 第38-48页 |
| 3.2.1 采用最小二乘进行曲线分段拟合 | 第39-41页 |
| 3.2.2 正则化方法和曲线拟合 | 第41-43页 |
| 3.2.3 全局连续多分段区间最小二乘模型 | 第43-45页 |
| 3.2.4 数据仿真分析 | 第45-48页 |
| 3.3 本章小结 | 第48-50页 |
| 第四章 系统硬件和软件设计 | 第50-64页 |
| 4.1 系统整体架构设计 | 第50-55页 |
| 4.1.1 介绍芯片Blackfin533 | 第50-52页 |
| 4.1.2 系统原理图 | 第52-53页 |
| 4.1.3 高速数据采集处理系统实现的主要功能 | 第53-55页 |
| 4.2 系统硬件设计 | 第55-57页 |
| 4.2.1 通信模块的设计 | 第55-56页 |
| 4.2.2 Blackfin533外围电路设计 | 第56页 |
| 4.2.3 信号调理模块 | 第56页 |
| 4.2.4 液晶屏显示模块： | 第56-57页 |
| 4.3 系统软件设计 | 第57-62页 |
| 4.3.1 整体软件架构图 | 第57-58页 |
| 4.3.2 通断距离模块软件设计 | 第58-59页 |
| 4.3.3 通信模块软件设计 | 第59-61页 |
| 4.3.4 高精度数字DMM模块的设计 | 第61-62页 |
| 4.3.5 微小电阻模块软件设计 | 第62页 |
| 4.4 本章小结 | 第62-64页 |
| 第五章 总结与展望 | 第64-66页 |
| 5.1 全文总结 | 第64页 |
| 5.2 展望 | 第64-66页 |
| 附录A | 第66-68页 |
| 附录B | 第68-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-73页 |
| 作者简介 | 第73-74页 |
