基于FPGA的TD-LTE基带数据解调系统的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 主要内容及设计指标 | 第12页 |
| 1.3.1 主要内容 | 第12页 |
| 1.3.2 设计要求和指标 | 第12页 |
| 1.4 论文工作内容安排 | 第12-14页 |
| 第二章 TD-LTE相关技术原理 | 第14-28页 |
| 2.1 TD-LTE物理层过程 | 第14-15页 |
| 2.1.1 LTE的两种帧结构 | 第14页 |
| 2.1.2 物理信道处理流程 | 第14-15页 |
| 2.2 OFDM系统基本概念 | 第15-22页 |
| 2.2.1 串并转换 | 第16页 |
| 2.2.2 子载波调制 | 第16-19页 |
| 2.2.3 保护间隔与循环前缀 | 第19-20页 |
| 2.2.4 OFDM系统关键参数和关键技术 | 第20-22页 |
| 2.3 OFDM系统中的同步技术 | 第22-27页 |
| 2.3.1 OFDM系统的同步要求 | 第22-23页 |
| 2.3.2 定时同步偏差对OFDM系统的影响 | 第23-25页 |
| 2.3.3 经典符号定时同步算法存在的问题 | 第25-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 TD-LTE解调系统方案设计与验证 | 第28-52页 |
| 3.1 系统方案设计 | 第28-30页 |
| 3.1.1 需求分析 | 第28页 |
| 3.1.2 提高定时准确度的思路分析 | 第28-29页 |
| 3.1.3 总体方案设计 | 第29-30页 |
| 3.2 OFDM同步模块设计与改进 | 第30-35页 |
| 3.2.1 符号定时同步模块原理 | 第30-31页 |
| 3.2.2 经典Park定时同步算法的仿真分析 | 第31-32页 |
| 3.2.3 基于Park符号同步算法的改进 | 第32-35页 |
| 3.3 FFT的实现与验证 | 第35-38页 |
| 3.3.1 FFT实现的基本算法 | 第35-36页 |
| 3.3.2 加入循环前缀的FFT仿真验证 | 第36-38页 |
| 3.4 硬解调模块的实现与验证 | 第38-46页 |
| 3.4.1 硬解调基本原理与仿真验证 | 第38-44页 |
| 3.4.2 参考成型滤波器原理与仿真对比 | 第44-46页 |
| 3.5 信道译码的实现与验证 | 第46-48页 |
| 3.5.1 Viterbi译码的基本思想 | 第47页 |
| 3.5.2 Viterbi译码的仿真与验证 | 第47-48页 |
| 3.6 系统解调仿真结果 | 第48-50页 |
| 3.7 本章小结 | 第50-52页 |
| 第四章 TD-LTE基带解调系统的FPGA实现 | 第52-68页 |
| 4.1 OFDM同步模块硬件实现 | 第52-54页 |
| 4.2 FFT模块的设计与实现 | 第54-57页 |
| 4.2.1 FFT IP核的调用 | 第54-56页 |
| 4.2.2 FFT变换的FPGA时序分析 | 第56-57页 |
| 4.3 硬解调模块的FPGA实现 | 第57-61页 |
| 4.3.1 升余弦参考滤波器的验证分析 | 第57-58页 |
| 4.3.2 四种调制方式的解调分析 | 第58-61页 |
| 4.4 Viterbi译码的FPGA实现 | 第61-62页 |
| 4.5 解调系统通信链路实现 | 第62-66页 |
| 4.5.1 上下位机的控制协议 | 第62-64页 |
| 4.5.2 上位机功能设计 | 第64-66页 |
| 4.6 本章小结 | 第66-68页 |
| 第五章 TD-LTE解调系统环境搭建与系统测试 | 第68-74页 |
| 5.1 环境搭建 | 第68-69页 |
| 5.2 解调系统性能测试 | 第69-73页 |
| 5.2.1 上位机软件配置流程 | 第69页 |
| 5.2.2 系统指标测试 | 第69-73页 |
| 5.3 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 总结 | 第74-75页 |
| 6.2 展望 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 致谢 | 第80-82页 |
| 攻读硕士学位期间发表的论文 | 第82页 |
