| 第一章 绪 论 | 第1-13页 |
| 1．1 课题背景与来源 | 第7-8页 |
| 1．2 本课题研究内容及意义 | 第8页 |
| 1．3 设计手段及实现手段 | 第8-12页 |
| 1．3．1 设计手段的发展 | 第8-9页 |
| 1．3．2 HLD技术设计流程 | 第9-11页 |
| 1．3．3 采用FPGA作为系统的实现手段 | 第11-12页 |
| 1．4 论文的安排 | 第12-13页 |
| 第二章 1751系统分析 | 第13-18页 |
| 2．1 1750A体系结构及1751在其中的作用 | 第13-15页 |
| 2．1．1 1751在1750A系统中完成的主要功能： | 第13-14页 |
| 2．1．2 1750与1751的关联 | 第14-15页 |
| 2．1．3 1751和1752的关联 | 第15页 |
| 2．2 1751系统功能及实现分析 | 第15-17页 |
| 1751地址处理流程 | 第15-16页 |
| 1751数据处理流程 | 第16-17页 |
| 2．3 小结 | 第17-18页 |
| 第三章 1751系统设计 | 第18-41页 |
| 3．1 实地址产生部分设计 | 第18-21页 |
| 逻辑地址转换为物理地址方案比较 | 第18页 |
| 1751扩展地址产生方案 | 第18-20页 |
| 实现体会 | 第20-21页 |
| 3．2 CACHE HIT MISS设计 | 第21-24页 |
| 实现体会： | 第23-24页 |
| 3．3 地址检测逻辑设计 | 第24-27页 |
| I／O空间检测 | 第25页 |
| MEMORY空间检测 | 第25-27页 |
| 实现体会： | 第27页 |
| 3．4 存储器保护部分设计 | 第27-31页 |
| 键保护方式 | 第27-28页 |
| 访问方式保护 | 第28页 |
| 块保护 | 第28-31页 |
| 3．5 数据校验位的产生与纠错 | 第31-36页 |
| 3．6 总线仲裁 | 第36-39页 |
| 3．7 DMA支持 | 第39-40页 |
| 3．8 小结 | 第40-41页 |
| 第四章 系统描述与功能仿真 | 第41-50页 |
| 4．1 系统描述方法及层次结构划分 | 第41-43页 |
| 4．2 1751的VHDL描述 | 第43-48页 |
| 4．3 系统功能仿真 | 第48-49页 |
| 4．4 小结 | 第49-50页 |
| 第五章 系统综合与实现 | 第50-61页 |
| 5．1 综合的基本概念 | 第50-53页 |
| 5．1．1 综合的进程 | 第50-51页 |
| 5．1．2 综合的约束 | 第51-52页 |
| 5．1．3 属性描述 | 第52页 |
| 5．1．4 综合过程 | 第52-53页 |
| 5．2 1751系统的综合 | 第53-55页 |
| 5．2．1 1751系统的面积约束 | 第53-54页 |
| 5．2．2 1751系统的时间约束 | 第54页 |
| 5．2．3 1751系统的综合结果 | 第54-55页 |
| 5．3 系统的FPGA实现 | 第55-56页 |
| 5．4 测试 | 第56-59页 |
| 5．5 小结 | 第59-61页 |
| 参考文献 | 第61-63页 |
| 致 谢 | 第63-64页 |
| 附 录 | 第64-65页 |