| 图目录 | 第1-10页 |
| 表目录 | 第10-11页 |
| 摘要 | 第11-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第13-16页 |
| §1.1 研究背景 | 第13-14页 |
| §1.2 课题研究内容 | 第14页 |
| §1.3 课题完成的工作 | 第14页 |
| §1.4 本文的组织方式 | 第14-16页 |
| 第二章 可重构硬件加速部件 | 第16-37页 |
| §2.1 可重构计算的基本介绍 | 第16-24页 |
| ·可重构计算的基本概念 | 第16-17页 |
| ·FPGA | 第17-20页 |
| ·可重构计算关注的问题 | 第20-24页 |
| §2.2 应用算法的加速 | 第24-26页 |
| ·硬件加速 | 第24页 |
| ·硬件加速的方法 | 第24-26页 |
| ·基于可重构结构的硬件加速 | 第26页 |
| §2.3 基于可重构结构的硬件加速部件 | 第26-34页 |
| ·混合可重构系统 | 第26-28页 |
| ·混合可重构系统中可重构加速部件与系统的耦合方式 | 第28-34页 |
| §2.4 可重构硬件加速计算模式的分类以及面临的主要问题 | 第34-37页 |
| ·可重构加速计算模式的分类 | 第34-35页 |
| ·可重构硬件加速计算面临的主要问题 | 第35-37页 |
| 第三章 面向存储器级耦合的可重构硬件加速部件的研究 | 第37-54页 |
| §3.1 面向计算密集型应用的可重构硬件加速部件 | 第37-42页 |
| ·计算密集型应用 | 第37页 |
| ·面向计算密集型应用的可重构硬件加速部件与系统耦合方式的研究 | 第37-42页 |
| §3.2 面向存储器级耦合的可重构硬件加速部件 | 第42-45页 |
| ·面向存储器级耦合的可重构硬件加速部件的结构 | 第42-44页 |
| ·面向存储器级耦合的可重构硬件加速部件的应用开发流程 | 第44-45页 |
| §3.3 面向存储器级耦合的可重构硬件加速部件的研究 | 第45-53页 |
| ·应用程序模式的研究 | 第45-46页 |
| ·可重构加速部件配置信息的研究 | 第46-47页 |
| ·可重构加速部件与系统之间工作模式的研究 | 第47-48页 |
| ·可重构加速部件的外部接口与存储访问的研究 | 第48-49页 |
| ·可重构加速部件系统中多任务情况的研究 | 第49-50页 |
| ·可重构加速部件系统编译模型的研究 | 第50-51页 |
| ·可重构加速部件系统设计延迟的研究 | 第51-52页 |
| ·可重构加速部件中可重构逻辑结构的研究 | 第52-53页 |
| §3.4 本章小结 | 第53-54页 |
| 第四章 基于FPGA的计算密集型算法分析与实现 | 第54-74页 |
| §4.1 DES算法的分析设计与实现 | 第54-58页 |
| ·DES算法的介绍与分析设计 | 第54-55页 |
| ·FPGA实现结果 | 第55-58页 |
| ·FPGA实现DES算法的结果分析 | 第58页 |
| §4.2 中间色调图像转换Floyd-Steinberg算法 | 第58-65页 |
| ·中间色调图像转换Floyd-Steinberg算法的原理介绍 | 第58-60页 |
| ·FPGA设计实现分析与性能模拟结果： | 第60-64页 |
| ·FPGA实现Floyd-Steinberg算法的结果分析 | 第64-65页 |
| §4.3 64位整数矩阵乘 | 第65-72页 |
| ·矩阵乘简介 | 第65-66页 |
| ·64位整数乘法的设计与实现 | 第66-68页 |
| ·64位整数矩阵乘的设计与实现 | 第68-72页 |
| §4.4 本章小结 | 第72-74页 |
| 第五章 面向存储器级耦合的可重构硬件加速部件的模拟 | 第74-86页 |
| §5.1 性能模拟方法 | 第74-83页 |
| ·当前体系结构模拟器的分析 | 第74-78页 |
| ·指令集的选取 | 第78-79页 |
| ·存储层次结构 | 第79-83页 |
| ·可重构加速部件的模拟 | 第83页 |
| §5.2 性能模拟结果 | 第83-85页 |
| §5.3 本章小结 | 第85-86页 |
| 第六章 结束语与下一步工作 | 第86-87页 |
| 致谢 | 第87-88页 |
| 攻读硕士期间发表的论文 | 第88-89页 |
| 软件模拟环境参数 | 第89-93页 |
| DES算法实现过程 | 第93-97页 |
| 参考文献 | 第97-100页 |
