| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第8-18页 |
| 1.1 课题来源及研究目的和意义 | 第8-9页 |
| 1.1.1 课题来源 | 第8页 |
| 1.1.2 课题研究目的和意义 | 第8-9页 |
| 1.2 DCS系统概述 | 第9-12页 |
| 1.2.1 DCS系统的发展现状 | 第9-10页 |
| 1.2.2 DCS新一代体系结构 | 第10-12页 |
| 1.3 DCS系统双冗余容错技术综述 | 第12-14页 |
| 1.3.1 国内外各DCS厂家冗余分析 | 第12-13页 |
| 1.3.2 底座设置硬件仲裁模块切换方法 | 第13页 |
| 1.3.3“心跳”线互检自身切换方法 | 第13-14页 |
| 1.3.4 控制器内设计模块化切换电路方法 | 第14页 |
| 1.4 本文设计的DCS冗余系统简介 | 第14-16页 |
| 1.4.1 设计准则 | 第14-15页 |
| 1.4.2 主控制器冗余 | 第15页 |
| 1.4.3 通信网络冗余 | 第15-16页 |
| 1.5 主要研究内容及论文内容安排 | 第16-18页 |
| 1.5.1 主要研究内容 | 第16-17页 |
| 1.5.2 论文组织结构 | 第17-18页 |
| 2 双冗余主控制器设计 | 第18-40页 |
| 2.1 控制器硬件总体设计 | 第18页 |
| 2.1.1 处理器简介 | 第18页 |
| 2.1.2 主控制器硬件构成 | 第18页 |
| 2.2 电源电路设计 | 第18-24页 |
| 2.2.1 供电原理分析 | 第19-20页 |
| 2.2.2 上电时序分析 | 第20-21页 |
| 2.2.3 电源电路设计方案 | 第21-22页 |
| 2.2.4 DC/DC分析 | 第22页 |
| 2.2.5 电源监控设计 | 第22-24页 |
| 2.3 核心板设计 | 第24-28页 |
| 2.3.1 复位模块器件选型设计 | 第24-25页 |
| 2.3.2 时钟模块器件选型设计 | 第25-26页 |
| 2.3.3 DDR2 SDRAM电路器件选型设计 | 第26-27页 |
| 2.3.4 外扩存储器电路 | 第27页 |
| 2.3.5 下载与调试 | 第27-28页 |
| 2.4 双冗余切换设计 | 第28-32页 |
| 2.4.1 冗余互锁切换逻辑 | 第28-29页 |
| 2.4.2 自动竞争抢占主控制器 | 第29-30页 |
| 2.4.3 冗余控制器切换 | 第30-31页 |
| 2.4.4 冗余切换软件设计 | 第31-32页 |
| 2.5 冗余控制器数据同步 | 第32-33页 |
| 2.5.1 冗余控制器数据同步 | 第32-33页 |
| 2.5.2 PCI‐E接口设计 | 第33页 |
| 2.5.3 数据同步和故障处理软件设计 | 第33页 |
| 2.6 双DP主站接口设计及器件选型 | 第33-36页 |
| 2.6.1 DP接口硬件电路选型 | 第33-34页 |
| 2.6.2 处理器MPC8308与ASPC2接口电路设计 | 第34-36页 |
| 2.7 双以太网接口设计 | 第36页 |
| 2.7.1 以太网接口相关芯片选择 | 第36页 |
| 2.7.2 以太网接口电路设计 | 第36页 |
| 2.8 控制器底座电路设计 | 第36-38页 |
| 2.8.1 硬件原理 | 第36-38页 |
| 2.8.2 参数设置 | 第38页 |
| 2.9 本章小结 | 第38-40页 |
| 3 双冗余以太网设计 | 第40-48页 |
| 3.1 双冗余以太网概述 | 第40页 |
| 3.2 以太网通信协议分析 | 第40-41页 |
| 3.3 几种冗余以太网工作方式比较 | 第41-43页 |
| 3.3.1 自适应冗余以太网 | 第41-42页 |
| 3.3.2 自愈式冗余以太网 | 第42页 |
| 3.3.3 双冗余环网结构 | 第42-43页 |
| 3.4 冗余以太网方案设计 | 第43-46页 |
| 3.4.1 冗余以太网总体设计 | 第43-44页 |
| 3.4.2 双冗余数据收发管理机制 | 第44-46页 |
| 3.5 本章小结 | 第46-48页 |
| 4 双冗余PROFIBUS DP通信总线设计 | 第48-54页 |
| 4.1 双冗余PROFIBUS DP通信总线概述 | 第48页 |
| 4.2 单通道PROFIBUS DP总线通信分析 | 第48-49页 |
| 4.3 双冗余PROFIBUS DP总线设计 | 第49-52页 |
| 4.3.1 几种双冗余通信总线的工作方式 | 第49-51页 |
| 4.3.2 双冗余PROFIBUS DP通信总线的工作状态 | 第51-52页 |
| 4.4 双冗余PROFIBUS DP总线的通信控制 | 第52-53页 |
| 4.5 本章小结 | 第53-54页 |
| 5 总结与展望 | 第54-56页 |
| 5.1 主要成果 | 第54页 |
| 5.2 总结与展望 | 第54-56页 |
| 致谢 | 第56-58页 |
| 参考文献 | 第58-62页 |
| 附录A 硬件电路原理图 | 第62-68页 |
| 图 1：电源电路原理图 | 第62-63页 |
| 图 2：复位、时钟、程序下载接口电路原理图 | 第63-64页 |
| 图 3：PCI‐E电路原理图 | 第64-65页 |
| 图 4：存储器扩展电路原理图 | 第65-66页 |
| 图 5：DDR2电路原理图 | 第66-67页 |
| 图 6：以太网接口原理图 | 第67-68页 |
| 附录B 硕士研究生学习阶段发表论文 | 第68页 |
