| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 研究背景及意义 | 第7页 |
| 1.2 FPGA发展现状和趋势 | 第7-8页 |
| 1.3 FPGA国内发展现状 | 第8-9页 |
| 1.4 论文的研究内容及结构安排 | 第9-11页 |
| 第二章 相关技术 | 第11-26页 |
| 2.1 背板技术 | 第11-19页 |
| 2.1.1 PCI总线 | 第11-17页 |
| 2.1.2 CPCI总线 | 第17-19页 |
| 2.2 HDLC链路协议 | 第19-21页 |
| 2.2.1 HDLC的实现 | 第19-20页 |
| 2.2.2 HDLC帧结构 | 第20-21页 |
| 2.3 FPGA技术 | 第21-24页 |
| 2.3.1 简介 | 第21-22页 |
| 2.3.2 开发流程 | 第22-24页 |
| 2.4 IP核重用技术 | 第24-25页 |
| 2.5 小结 | 第25-26页 |
| 第三章 模块方案论证 | 第26-34页 |
| 3.1 用户需求 | 第26页 |
| 3.2 技术实现方案 | 第26-30页 |
| 3.2.1 CPCI总线实现方法 | 第26-27页 |
| 3.2.2 RS-485 | 第27-29页 |
| 3.2.3 HDLC协议实现 | 第29-30页 |
| 3.3 抗恶劣环境设计 | 第30-33页 |
| 3.3.1 抗恶劣环境 | 第30-31页 |
| 3.3.2 电路设计技术 | 第31-32页 |
| 3.3.3 高温热设计 | 第32-33页 |
| 3.3.4 抗冲击和振动设计 | 第33页 |
| 3.4 总结 | 第33-34页 |
| 第四章 多路同步通信智能卡的设计 | 第34-46页 |
| 4.1 设计方案 | 第34页 |
| 4.2 CPCI总线设计 | 第34-36页 |
| 4.2.1 总线转换设计 | 第35页 |
| 4.2.2 PCB布局 | 第35-36页 |
| 4.3 串行电路设计 | 第36-38页 |
| 4.3.1 电平转换设计 | 第36页 |
| 4.3.2 RS485接口电路设计 | 第36-38页 |
| 4.3.3 PCB布局设计 | 第38页 |
| 4.4 FPGA电路设计 | 第38-42页 |
| 4.4.1 Cyclone Ⅱ器件简介 | 第38-39页 |
| 4.4.2 FPGA的配置 | 第39-41页 |
| 4.4.3 电源滤波 | 第41页 |
| 4.4.4 3.3V到1.2V的转换 | 第41-42页 |
| 4.5 PCB设计与实现 | 第42-45页 |
| 4.5.1 PCB布局 | 第42-43页 |
| 4.5.2 布线 | 第43-44页 |
| 4.5.3 成品 | 第44-45页 |
| 4.6 总结 | 第45-46页 |
| 第五章 FPGA逻辑设计和功能仿真 | 第46-62页 |
| 5.1 总体设计 | 第46页 |
| 5.2 HDLC IP核 | 第46-49页 |
| 5.2.1 功能模块 | 第47页 |
| 5.2.2 接口时序 | 第47-49页 |
| 5.3 PCI软核设计 | 第49-53页 |
| 5.3.1 功能模块 | 第49-50页 |
| 5.3.2 接口时序 | 第50-53页 |
| 5.4 控制模块 | 第53-58页 |
| 5.4.1 概述 | 第53-54页 |
| 5.4.2 实现 | 第54-58页 |
| 5.5 双口RAM | 第58页 |
| 5.6 仿真结果 | 第58-61页 |
| 5.6.1 PCI接口的时序波形 | 第59-61页 |
| 5.6.2 HDLC串口的时序波形 | 第61页 |
| 5.7 结论 | 第61-62页 |
| 第六章 驱动设计与测试 | 第62-67页 |
| 6.1 驱动设计 | 第62-64页 |
| 6.1.1 VxWorks和Windows XP系统 | 第62页 |
| 6.1.2 驱动程序 | 第62-64页 |
| 6.2 测试 | 第64-66页 |
| 6.2.1 串行通信协议分析仪LE-8200 | 第64页 |
| 6.2.2 测试环境 | 第64-65页 |
| 6.2.3 测试软件和驱动安装 | 第65-66页 |
| 6.3 小结 | 第66-67页 |
| 第七章 结论 | 第67-70页 |
| 7.1 智能卡设计总结 | 第67页 |
| 7.2 论文总结和展望 | 第67-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-73页 |