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基于UVM的Power架构传感器信号处理模块验证

摘要第5-6页
ABSTRACT第6-7页
符号对照表第11-12页
缩略语对照表第12-16页
第一章 绪论第16-20页
    1.1 课题研究背景及意义第16页
    1.2 国内外研究现状第16-17页
    1.3 本文主要研究内容第17-18页
    1.4 论文结构第18-20页
第二章 UVM验证方法学与SystemVerilog语言第20-28页
    2.1 UVM验证方法平台结构第20-22页
    2.2 UVM的TLM通信机制第22页
    2.3 UVM的phase机制第22-23页
    2.4 UVM的config_db机制第23页
    2.5 UVM的sequence机制第23-24页
        2.5.1 `uvm_do系列宏第24页
        2.5.2 sequence的嵌套与序列发生器指针第24页
        2.5.3 virtual sequence机制第24页
    2.6 UVM的factory机制第24-25页
    2.7 UVM的寄存器模型机制第25-26页
    2.8 UVM的callback机制第26页
    2.9 SystemVerilog语言第26-28页
        2.9.1 接口第26页
        2.9.2 随机化与约束第26-27页
        2.9.3 面向对象编程第27-28页
第三章 传感器信号处理模块功能与验证方法第28-48页
    3.1 Tpc_therm_wrap(传感器信号处理模块)结构第28-30页
    3.2 传感器信号处理模块的工作模式及功能第30-44页
        3.2.1 SCAN扫描链第31-33页
        3.2.2 温度处理模式第33-36页
        3.2.3 电压处理模式第36-37页
        3.2.4 PCB总线对相应的传感器写入配置信息第37-38页
        3.2.5 警告注入模式第38-39页
        3.2.6 强制更改模式第39-40页
        3.2.7 时钟检测模式第40-41页
        3.2.8 错误状态的获取第41-42页
        3.2.9 时间戳功能第42-43页
        3.2.10 其他功能及端口第43-44页
    3.3 传感器处理模块的验证策略与目标第44-45页
    3.4 验证计划第45-46页
    3.5 本章小结第46-48页
第四章 传感器信号处理模块UVM验证平台搭建第48-74页
    4.1 虚拟接口Interface第48-50页
    4.2 序列发生器sequence与virtual sequence机制第50-54页
        4.2.1 sequence的构造第51-53页
        4.2.2 virtual sequence的构造第53-54页
    4.3 寄存器模型与参考模型第54-55页
        4.3.1 参考模型的调用第54-55页
        4.3.2 寄存器模型的使用第55页
    4.4 SVA断言验证的开发第55-67页
        4.4.1 模块外部端口有关的SVA设计第56-64页
        4.4.2 内部信号有关的SVA设计第64-67页
    4.5 其他UVM验证平台组件第67-69页
        4.5.1 序列发生器sequencer与transcation第67-68页
        4.5.2 监视器monitor第68页
        4.5.3 驱动器driver第68页
        4.5.4 代理器agent第68-69页
        4.5.5 环境Enviroment第69页
        4.5.6 计分板scoreboard第69页
    4.6 测试用例的设计第69-70页
    4.7 功能覆盖率与覆盖组的设计第70-72页
    4.8 callback机制的应用第72-73页
    4.9 本章小结第73-74页
第五章 传感器处理模块仿真验证结果第74-78页
    5.1 log仿真信息文件第74-75页
    5.2 功能覆盖率报告第75-76页
    5.3 断言覆盖率报告第76页
    5.4 代码覆盖率报告与整体覆盖率第76-78页
第六章 总结与展望第78-80页
    6.1 总结第78-79页
    6.2 展望第79-80页
参考文献第80-82页
致谢第82-84页
作者简介第84-85页

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