| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-8页 |
| 第一章 绪论 | 第8-20页 |
| ·选题的意义 | 第8-9页 |
| ·动态部分可重构技术的国内外研究现状 | 第9-17页 |
| ·FPGA 的概述和发展现状 | 第9-11页 |
| ·动态可重构技术的支持平台 | 第11-13页 |
| ·DPR 自重构技术的研究热点 | 第13-17页 |
| ·研究内容和论文结构 | 第17-20页 |
| 第二章 基于 FPGA 的 DPR 技术研究和分析 | 第20-36页 |
| ·动态部分可重构系统的架构 | 第20-26页 |
| ·可重构系统的分类 | 第20-22页 |
| ·动态部分可重构系统的架构 | 第22-26页 |
| ·互连通信架构 | 第26-30页 |
| ·互连通信架构的意义和影响 | 第26-27页 |
| ·互连通信架构的分析 | 第27-30页 |
| ·重构优化策略 | 第30-35页 |
| ·配置 Cache 技术 | 第31-33页 |
| ·调度技术 | 第33-34页 |
| ·缩小配置文件规模 | 第34-35页 |
| ·本章小结 | 第35-36页 |
| 第三章 基于 FPGA 的独立 DPR 系统设计 | 第36-56页 |
| ·资源编址方式 | 第36-39页 |
| ·重构配置空间的设计 | 第39-42页 |
| ·1D 重构配置空间 | 第39-40页 |
| ·2D 重构配置空间 | 第40-41页 |
| ·3D 重构配置空间 | 第41-42页 |
| ·通信原理的分析与实现 | 第42-48页 |
| ·DPR 系统中的通信机制 | 第42-43页 |
| ·总线宏设计与分析 | 第43-46页 |
| ·基于 Proxy LUT 的通信设计 | 第46-48页 |
| ·DPR 系统的设计流程 | 第48-55页 |
| ·基于差异的 DPR 系统设计 | 第48-49页 |
| ·基于比特流的 DPR 系统设计 | 第49-51页 |
| ·基于模块的 DPR 系统设计 | 第51-52页 |
| ·基于 EAPR 的 DPR 系统设计 | 第52-55页 |
| ·本章小结 | 第55-56页 |
| 第四章 基于 Virtex5 的 DPR SoC 系统实现 | 第56-78页 |
| ·嵌入式 SoC 硬件系统设计 | 第56-64页 |
| ·基于单总线的 SoC 硬件系统设计 | 第56-58页 |
| ·基于双总线的 SoC 硬件系统扩展 | 第58-61页 |
| ·自定义 math 重构模块设计 | 第61-64页 |
| ·嵌入式软件系统设计 | 第64-71页 |
| ·BSP 支持 | 第64-65页 |
| ·IP 核驱动设计 | 第65-70页 |
| ·编译设置 | 第70-71页 |
| ·自重构系统设计 | 第71-76页 |
| ·PlanAhead 重构系统创建 | 第71-72页 |
| ·重构模块定义与添加 | 第72页 |
| ·重构区域指定与资源划分 | 第72-73页 |
| ·设计规则检查 | 第73-74页 |
| ·FPGA 配置与板级验证 | 第74-76页 |
| ·本章小结 | 第76-78页 |
| 第五章 DPR SoC 系统的性能评估和耗时计算 | 第78-102页 |
| ·性能评估模型 | 第78-80页 |
| ·基于单 PLB 总线的参考测量系统设计 | 第80-86页 |
| ·自定义硬件定时器逻辑设计 | 第80-81页 |
| ·自定义硬件定时器驱动设计 | 第81-83页 |
| ·重构耗时采集软件系统设计 | 第83-86页 |
| ·IP 核带宽测量与性能改进设计 | 第86-96页 |
| ·关键性能参数提取 | 第86-88页 |
| ·SysACE 控制器带宽测量 | 第88-90页 |
| ·XPSHWICAP 优化设计与耗时测量 | 第90-96页 |
| ·耗时计算公式验证与分析 | 第96-101页 |
| ·耗时计算公式推导 | 第96-97页 |
| ·公式定性验证与分析 | 第97-99页 |
| ·公式定量验证与分析 | 第99-101页 |
| ·本章小结 | 第101-102页 |
| 第六章 总结与展望 | 第102-104页 |
| 致谢 | 第104-106页 |
| 参考文献 | 第106-111页 |