| 第一章 绪论 | 第1-15页 |
| 1．1 摆式列车概述 | 第7-10页 |
| 1．1．1 摆式列车基本原理和组成 | 第7-9页 |
| 1．1．2 国内外摆式列车测试系统分析 | 第9-10页 |
| 1．2 数字信号处理概述 | 第10-12页 |
| 1．3 DSP芯片简介 | 第12-14页 |
| 1．4 论文的主要工作 | 第14-15页 |
| 第二章 TMS320C40基本结构和存储器接口设计 | 第15-25页 |
| 2．1 TMS320C40的结构 | 第15-19页 |
| 2．1．1 TMS320C40的CPU的组成 | 第15-18页 |
| 2．1．2 存储器组织 | 第18页 |
| 2．1．3 TMS320C40的主要特征 | 第18-19页 |
| 2．2 摆式列车测试系统结构框图 | 第19-20页 |
| 2．3 中断、复位子系统设计 | 第20-22页 |
| 2．4 存储子系统设计 | 第22-25页 |
| 2．4．1 TMS320C40与EPROM接口设计 | 第22-23页 |
| 2．4．2 TMS320C40与高速RAM接口设计 | 第23-25页 |
| 第三章 测试系统前向通道设计 | 第25-42页 |
| 3．1 抗混滤波器设计 | 第25-30页 |
| 3．1．1 有源低通滤波器的基本参数 | 第26页 |
| 3．1．2 信号无失真传输条件 | 第26-27页 |
| 3．1．3 二阶有源滤波器的传递函数 | 第27-28页 |
| 3．1．4 滤波器性能仿真 | 第28-30页 |
| 3．2 测试系统模数转换设计 | 第30-34页 |
| 3．3 可编程器件设计 | 第34-42页 |
| 3．3．1 译码模块设计 | 第35-36页 |
| 3．3．2 计数模块设计 | 第36-40页 |
| 3．3．3 A/D和多路开关控制电路设计 | 第40-42页 |
| 第四章 数据通信模块设计 | 第42-51页 |
| 4．1 测试系统与控制系统通信子系统 | 第42-44页 |
| 4．1．1 C40并行通信口的结构和特点 | 第42-43页 |
| 4．1．2 DSP与DSP通信接口框图 | 第43页 |
| 4．1．3 测试系统和控制系统通信 | 第43-44页 |
| 4．2 DSP与MCS-51单片机通信子系统 | 第44-47页 |
| 4．2．1 双口RAM工作原理 | 第44-46页 |
| 4．2．2 DSP与8031单片机通信接口框图 | 第46-47页 |
| 4．3 8031单片机与PC机通信子系统 | 第47-51页 |
| 4．3．1 串行通信的基本概念 | 第47-48页 |
| 4．3．2 RS-232接口规范 | 第48-49页 |
| 4．3．3 PC机与测试系统串行通信接口框图 | 第49-51页 |
| 第五章 高速数字电路板（PCB）设计 | 第51-58页 |
| 5．1 信号完整性（SI）分析 | 第51-52页 |
| 5．2 高速电路设计技术 | 第52-54页 |
| 5．2．1 匹配和端接技术 | 第52-54页 |
| 5．2．2 系统抗电磁干扰的考虑 | 第54页 |
| 5．3 测试系统的电路板仿真和处理 | 第54-58页 |
| 第六章 测试系统软件设计及调试 | 第58-70页 |
| 6．1 DSP开发环境和开发流程 | 第58-60页 |
| 6．2 测试系统软件设计框图 | 第60-68页 |
| 6．2．1 DSP定时器初始化 | 第61-64页 |
| 6．2．2 中断系统初始化 | 第64-66页 |
| 6．2．3 数据采集程序设计 | 第66-67页 |
| 6．2．4 通信程序设计 | 第67-68页 |
| 6．3 系统调试 | 第68-70页 |
| 结论 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-74页 |
