| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第14-22页 |
| 1.1 研究背景及意义 | 第14-18页 |
| 1.1.1 集成电路的发展概况 | 第14-16页 |
| 1.1.2 NBTI效应 | 第16-18页 |
| 1.2 国内外研究现状 | 第18-20页 |
| 1.3 本文研究工作的内容 | 第20-21页 |
| 1.4 论文的组织结构 | 第21-22页 |
| 第二章 数字电路老化的相关研究 | 第22-33页 |
| 2.1 数字电路老化模型的研究 | 第22-26页 |
| 2.1.1 NBTI效应的老化模型 | 第22-24页 |
| 2.1.2 NBTI效应下电路老化过程分析 | 第24-26页 |
| 2.2 数字电路老化防护相关技术介绍 | 第26-31页 |
| 2.2.1 关键门识别方法 | 第26-27页 |
| 2.2.2 电路老化防护方案介绍 | 第27-29页 |
| 2.2.3 传统电路老化防护方案存在的问题 | 第29-31页 |
| 2.3 Hspice模拟电路老化 | 第31-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第三章 考虑电路拓扑关联的老化关键门高效选择方法 | 第33-47页 |
| 3.1 电路拓扑关联介绍 | 第33-34页 |
| 3.2 关键门查找方案介绍 | 第34-39页 |
| 3.2.1 FCGIM方案介绍 | 第34-37页 |
| 3.2.2 FCGIM方案存在问题 | 第37-39页 |
| 3.3 考虑电路拓扑关联的关键门识别方案 | 第39-42页 |
| 3.3.1 CGIMT框架介绍 | 第39-40页 |
| 3.3.2 PCGs的选取 | 第40页 |
| 3.3.3 CGs的选取 | 第40-42页 |
| 3.4 实验结果及分析 | 第42-46页 |
| 3.4.1 实验平台及实验条件 | 第42页 |
| 3.4.2 实验结果分析 | 第42-46页 |
| 3.5 本章小结 | 第46-47页 |
| 第四章 基于晶体管开关特性的老化屏蔽单元设计 | 第47-62页 |
| 4.1 数字电路的老化防护方案 | 第47-52页 |
| 4.1.1 电路的静态老化防护 | 第47-49页 |
| 4.1.2 电路的动态老化防护 | 第49-50页 |
| 4.1.3 老化防护方案的总结 | 第50-52页 |
| 4.2 老化屏蔽单元设计方案 | 第52-56页 |
| 4.2.1 逻辑门的延迟表示方法 | 第53页 |
| 4.2.2 老化屏蔽单元(Aging Masking Unit,AMU)的设计 | 第53-56页 |
| 4.3 应用AMU的电路老化防护方案 | 第56-59页 |
| 4.3.1 关键路径和关键门的识别方法 | 第57-59页 |
| 4.3.2 AMU防护电路老化及其评估方法 | 第59页 |
| 4.4 实验数据结果与分析 | 第59-61页 |
| 4.5 本章小结 | 第61-62页 |
| 第五章 总结和展望 | 第62-64页 |
| 5.1 总结 | 第62页 |
| 5.2 展望 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 攻读硕士期间发表论文和参与的科研项目 | 第67页 |