高速SERDES接口的关键电路设计
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| Abstract | 第9页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景 | 第15-16页 |
| 1.2 国内外研究现状及意义 | 第16-18页 |
| 1.3 论文的主要工作及结构 | 第18-19页 |
| 第二章 SERDES系统概述 | 第19-30页 |
| 2.1 SERDES简介 | 第19-21页 |
| 2.2 SERDES关键电路介绍 | 第21-25页 |
| 2.2.1 8B/10B编解码 | 第21-22页 |
| 2.2.2 锁相环 | 第22-23页 |
| 2.2.3 差分信号发送器和接收器 | 第23-24页 |
| 2.2.4 时钟与数据恢复电路 | 第24-25页 |
| 2.3 信号抖动分析 | 第25-29页 |
| 2.3.1 随机性抖动 | 第25-26页 |
| 2.3.2 确定性抖动 | 第26-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 解串器架构设计及组成电路 | 第30-41页 |
| 3.1 解串器整体架构 | 第30页 |
| 3.2 解串器组成电路 | 第30-40页 |
| 3.2.1 均衡器 | 第30-32页 |
| 3.2.2 切片电路 | 第32-33页 |
| 3.2.3 混频器 | 第33页 |
| 3.2.4 时钟与数据恢复电路 | 第33-39页 |
| 3.2.5 串并转换电路 | 第39-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第四章 电路设计与仿真 | 第41-66页 |
| 4.1 基于相位插值结构的CDR | 第41-54页 |
| 4.1.1 CDR原理 | 第41-44页 |
| 4.1.2 CDR电路设计与仿真 | 第44-54页 |
| 4.2 串并转换电路 | 第54-62页 |
| 4.2.1 串并转换的原理 | 第54-55页 |
| 4.2.2 串并转换电路的结构 | 第55-56页 |
| 4.2.3 串并转换电路的设计 | 第56-61页 |
| 4.2.4 串并转换电路整体仿真 | 第61-62页 |
| 4.3 切片电路 | 第62-63页 |
| 4.4 混频器 | 第63-64页 |
| 4.5 本章小结 | 第64-66页 |
| 第五章 CDR版图设计 | 第66-72页 |
| 5.1 版图概述 | 第66页 |
| 5.2 版图设计相关知识 | 第66-68页 |
| 5.2.1 设计方法 | 第66-67页 |
| 5.2.2 设计规则 | 第67页 |
| 5.2.3 设计注意事项 | 第67-68页 |
| 5.3 布局布线 | 第68-69页 |
| 5.4 CDR版图设计 | 第69-71页 |
| 5.5 本章小结 | 第71-72页 |
| 第六章 总结与展望 | 第72-74页 |
| 6.1 总结 | 第72页 |
| 6.2 展望 | 第72-74页 |
| 参考文献 | 第74-77页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第77页 |
