| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状及发展趋势 | 第11-13页 |
| 1.3 主要工作及创新点 | 第13-14页 |
| 1.4 论文组织结构 | 第14-15页 |
| 第二章 高速ADC概述 | 第15-28页 |
| 2.1 ADC基本工作原理 | 第15页 |
| 2.2 ADC主要性能参数 | 第15-19页 |
| 2.2.1 静态特性 | 第16-17页 |
| 2.2.2 动态特性 | 第17-19页 |
| 2.3 高速ADC架构简介 | 第19-26页 |
| 2.3.1 快闪型ADC | 第19-20页 |
| 2.3.2 折叠内插型ADC | 第20-22页 |
| 2.3.3 流水线型ADC | 第22-23页 |
| 2.3.4 逐次逼近型ADC | 第23-25页 |
| 2.3.5 时间交织型ADC | 第25-26页 |
| 2.3.6 混合结构ADC | 第26页 |
| 2.4 本章小结 | 第26-28页 |
| 第三章 分辨率可配置型高速SAR ADC的研究与设计 | 第28-52页 |
| 3.1 传统SAR ADC量化原理 | 第28-32页 |
| 3.1.1 模拟域分析 | 第28-30页 |
| 3.1.2 数字域分析 | 第30-32页 |
| 3.2 高速SAR ADC技术 | 第32-48页 |
| 3.2.1 非二进制冗余DAC技术 | 第32-36页 |
| 3.2.2 高速比较器技术 | 第36-41页 |
| 3.2.3 异步时序逻辑技术 | 第41-45页 |
| 3.2.4 校正技术 | 第45-48页 |
| 3.3 10-12bit可变精度 100 MS/s SAR ADC的设计 | 第48-51页 |
| 3.3.1 系统结构和工作原理 | 第49-50页 |
| 3.3.2 指标拟定及折中考量 | 第50-51页 |
| 3.4 本章小结 | 第51-52页 |
| 第四章 单元电路的设计与仿真 | 第52-70页 |
| 4.1 非二进制冗余DAC | 第52-59页 |
| 4.1.1 电容阵列及切换方式 | 第52-54页 |
| 4.1.2 反馈控制逻辑电路 | 第54-56页 |
| 4.1.3 栅压自举采样开关 | 第56-59页 |
| 4.2 分辨率可配置异步逻辑电路 | 第59-63页 |
| 4.2.1 新型SAR逻辑电路 | 第59-62页 |
| 4.2.2 分辨率配置逻辑 | 第62页 |
| 4.2.3 采样时钟自扩展 | 第62-63页 |
| 4.3 高速比较器电路 | 第63-69页 |
| 4.3.1 比较器电路设计 | 第63-66页 |
| 4.3.2 时钟控制电路 | 第66-67页 |
| 4.3.3 自适应延迟电路 | 第67-69页 |
| 4.4 本章小结 | 第69-70页 |
| 第五章 版图设计与系统仿真 | 第70-77页 |
| 5.1 版图设计 | 第70-72页 |
| 5.2 系统仿真 | 第72-76页 |
| 5.2.1 仿真环境 | 第72-73页 |
| 5.2.2 仿真方法 | 第73页 |
| 5.2.3 仿真结果 | 第73-76页 |
| 5.3 本章小结 | 第76-77页 |
| 第六章 结论 | 第77-79页 |
| 6.1 本文的主要工作和贡献 | 第77-78页 |
| 6.2 后续工作展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-84页 |
| 攻读硕士学位期间取得的成果 | 第84-85页 |