| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 引言 | 第6-8页 |
| 1.1 FPGA概述 | 第6-7页 |
| 1.2 工作重点 | 第7页 |
| 1.3 论文组织 | 第7-8页 |
| 第二章 FPGA结构 | 第8-16页 |
| 2.1 FPGA体系结构 | 第8-9页 |
| 2.2 可编程逻辑单元结构描述 | 第9-12页 |
| 2.3 可编程互连资源结构描述 | 第12-16页 |
| 第三章 可编程逻辑单元结构与功能 | 第16-27页 |
| 3.1 FPGA-3可编程逻辑单元的架构 | 第16-17页 |
| 3.2 FPGA-3中SLICE以及CLB的功能介绍 | 第17-27页 |
| 3.2.1 查找表功能 | 第18页 |
| 3.2.2 附加逻辑功能 | 第18-22页 |
| 3.3.3 算术逻辑功能 | 第22-25页 |
| 3.3.4 分布式RAM和移位寄存器功能 | 第25-27页 |
| 第四章 可编程互连资源介绍及分析 | 第27-37页 |
| 4.1 FPGA-3芯片内部可编程互连资源概述 | 第27-28页 |
| 4.2 FPGA-3芯片内部可重复互连单元介绍 | 第28-33页 |
| 4.2.1 FPGA-3芯片中TILE的互连资源 | 第29-30页 |
| 4.2.2 FPGA-3芯片中TILE互连资源之间的连接关系 | 第30-32页 |
| 4.2.3 FPGA-3芯片TILE中的IMUX和OMUX | 第32-33页 |
| 4.3 FPGA-3中I/O互连资源 | 第33-37页 |
| 第五章 FPGA-3版图设计 | 第37-57页 |
| 5.1 版图描述 | 第37-38页 |
| 5.2 整体版图介绍 | 第38-39页 |
| 5.3 FPGA-3版图设计思路与方法 | 第39-46页 |
| 5.3.1 规划铝线资源 | 第40-41页 |
| 5.3.2 规划整体电源布局 | 第41-43页 |
| 5.3.3 时钟网络的版图实现 | 第43-46页 |
| 5.4 TILE的版图 | 第46-52页 |
| 5.4.1 TILE版图的布局与布线 | 第47-51页 |
| 5.4.2 TILE中的扭线技巧 | 第51-52页 |
| 5.4.3 SRAM版图介绍 | 第52页 |
| 5.5 版图的面积、一致性和良率考虑 | 第52-57页 |
| 5.5.1 面积的考虑 | 第53页 |
| 5.5.2 一致性的保证 | 第53页 |
| 5.5.3 良率考虑 | 第53-57页 |
| 第六章 FPGA-2的测试 | 第57-67页 |
| 6.1 FPGA-2测试概述 | 第57-60页 |
| 6.1.1 集成电路测试和FPGA测试概述 | 第57-58页 |
| 6.1.2 FPGA-2测试平台介绍 | 第58-60页 |
| 6.2 FPGA-2测试结果 | 第60-67页 |
| 6.2.1 FPGA-2芯片PAD功能测试 | 第60-61页 |
| 6.2.2 FPGA-2逻辑单元功能测试 | 第61页 |
| 6.2.3 FPGA-2芯片互连结构测试 | 第61-63页 |
| 6.2.4 FPGA-2的Block RAM测试 | 第63-64页 |
| 6.2.5 FPGA-2的部分交流参数测试 | 第64-65页 |
| 6.2.6 FPGA-2功能电路测试 | 第65页 |
| 6.2.7 FPGA-2芯片测试小结 | 第65-67页 |
| 第七章 总结与展望 | 第67-69页 |
| 7.1 工作总结 | 第67页 |
| 7.2 今后工作展望 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 致谢 | 第71-72页 |
