MPSoC性能估计技术研究
| 致谢 | 第5-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-9页 |
| 图目录 | 第13-16页 |
| 表目录 | 第16-17页 |
| 1 绪论 | 第17-23页 |
| 1.1 课题背景及意义 | 第17-18页 |
| 1.2 本文研究内容和主要创新点 | 第18-21页 |
| 1.2.1 本文研究内容 | 第19-20页 |
| 1.2.2 本文主要创新点 | 第20-21页 |
| 1.3 本文架构 | 第21-23页 |
| 2 国内外研究现状 | 第23-31页 |
| 2.1 MPSoC性能估计研究现状 | 第23-25页 |
| 2.2 非写分配高速缓存一致性研究现状 | 第25-27页 |
| 2.3 高速缓存建模技术研究现状 | 第27-28页 |
| 2.4 共享存储器建模技术研究现状 | 第28-31页 |
| 3 显性存储架构MPSoC性能估计研究 | 第31-55页 |
| 3.1 在VA层基于剖析技术的计算性能评估 | 第33-42页 |
| 3.1.1 工作流程 | 第33-34页 |
| 3.1.2 Gcov简介 | 第34-36页 |
| 3.1.3 剖析API函数 | 第36-39页 |
| 3.1.4 流水线分析器 | 第39-42页 |
| 3.2 TA层基于标注的通信性能评估方法 | 第42-45页 |
| 3.3 应用与实现 | 第45-47页 |
| 3.4 实验结果 | 第47-53页 |
| 3.4.1 评估速度 | 第49-51页 |
| 3.4.2 结果准确度 | 第51-53页 |
| 3.5 本章小结 | 第53-55页 |
| 4 多核高速缓存架构及建模技术研究 | 第55-93页 |
| 4.1 面向非写分配高速缓存的一致性协议及实现 | 第55-71页 |
| 4.1.1 写干涉协议 | 第55-57页 |
| 4.1.2 协议正确性 | 第57页 |
| 4.1.3 协议分析 | 第57-60页 |
| 4.1.4 硬件实现 | 第60-65页 |
| 4.1.5 实验结果与分析 | 第65-71页 |
| 4.2 MPSoC高速缓存建模 | 第71-90页 |
| 4.2.1 GCC剖析技术 | 第71-72页 |
| 4.2.2 高速缓存模型 | 第72-74页 |
| 4.2.3 基于段落的高速缓存更新机制 | 第74-78页 |
| 4.2.4 指令及变量地址追踪 | 第78-82页 |
| 4.2.5 多级高速缓存建模 | 第82-83页 |
| 4.2.6 实验结果与分析 | 第83-89页 |
| 4.2.7 模型开销分析 | 第89-90页 |
| 4.3 本章小结 | 第90-93页 |
| 5 传输精确级MPSoC性能估计技术研究 | 第93-113页 |
| 5.1 性能估计方法 | 第94-96页 |
| 5.2 指令分析器 | 第96-99页 |
| 5.3 存储器分析器 | 第99-104页 |
| 5.3.1 高速缓存分析器 | 第100-101页 |
| 5.3.2 均匀化全局存储器访问模型 | 第101-104页 |
| 5.4 实验结果与分析 | 第104-111页 |
| 5.4.1 软硬件平台 | 第104-105页 |
| 5.4.2 仿真时间 | 第105-106页 |
| 5.4.3 性能估计的准确度 | 第106-111页 |
| 5.5 本章小结 | 第111-113页 |
| 6 总结与展望 | 第113-115页 |
| 6.1 论文总结 | 第113页 |
| 6.2 未来工作展望 | 第113-115页 |
| 参考文献 | 第115-125页 |
| 攻读博士学位期间主要的研究成果 | 第125-126页 |
