| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-16页 |
| 1.1 研究背景与意义 | 第8-9页 |
| 1.2 国内外技术发展概况 | 第9-13页 |
| 1.2.1 数字信道化 | 第9-11页 |
| 1.2.2 数字解调 | 第11-12页 |
| 1.2.3 虚拟仪器 | 第12-13页 |
| 1.3 论文开展的主要工作 | 第13-15页 |
| 1.4 论文结构 | 第15-16页 |
| 第二章 数字信道化和数字解调基础理论研究 | 第16-26页 |
| 2.1 数字信道化概述 | 第16-18页 |
| 2.2 单速率滤波器组 | 第18-19页 |
| 2.3 数字解调技术 | 第19-25页 |
| 2.3.1 调制解调原理 | 第19-23页 |
| 2.3.2 正交解调 | 第23-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 基于数字信道化的并行数字解调系统关键技术 | 第26-54页 |
| 3.1 系统数据处理流程 | 第26-27页 |
| 3.2 数字信道化技术研究 | 第27-43页 |
| 3.2.1 DFT与数字信道化 | 第27-30页 |
| 3.2.2 基于STFT的数字信道化设计 | 第30-31页 |
| 3.2.3 FIR半带滤波器 | 第31-32页 |
| 3.2.4 基于FFB的数字信道化设计 | 第32-38页 |
| 3.2.5 FFB的低延时改进方案 | 第38-43页 |
| 3.3 时间频率同步技术研究 | 第43-52页 |
| 3.3.1 基于训练序列同步算法原理 | 第43-45页 |
| 3.3.2 同步中门限值设置 | 第45-46页 |
| 3.3.3 基于m序列同步算法 | 第46-48页 |
| 3.3.4 基于CAZAC序列同步算法 | 第48-52页 |
| 3.4 本章小结 | 第52-54页 |
| 第四章 基于数字信道化的并行数字解调系统软件设计 | 第54-82页 |
| 4.1 软件开发环境 | 第54-55页 |
| 4.2 系统软件模块设计 | 第55-56页 |
| 4.3 系统各子模块实现 | 第56-76页 |
| 4.3.1 信道化模块 | 第56-60页 |
| 4.3.2 时间同步模块 | 第60-67页 |
| 4.3.3 频率同步模块 | 第67-71页 |
| 4.3.4 星座图解映射模块 | 第71-75页 |
| 4.3.5 用户界面模块 | 第75-76页 |
| 4.4 系统软件集成 | 第76-80页 |
| 4.4.1 数字解调模块集成 | 第76-78页 |
| 4.4.2 Labview FPGA程序模块 | 第78-79页 |
| 4.4.3 Host程序模块 | 第79-80页 |
| 4.5 本章小结 | 第80-82页 |
| 第五章 基于数字信道化的并行数字解调系统集成及测试 | 第82-96页 |
| 5.1 系统平台搭建 | 第82-87页 |
| 5.1.1 天线及预选器 | 第83-84页 |
| 5.1.2 矢量信号分析仪 | 第84-86页 |
| 5.1.3 FPGA高速处理 | 第86页 |
| 5.1.4 软件及驱动 | 第86-87页 |
| 5.2 系统测试结果 | 第87-95页 |
| 5.2.1 ASK解调结果 | 第88-89页 |
| 5.2.2 PSK解调结果 | 第89-91页 |
| 5.2.3 PAM解调结果 | 第91-93页 |
| 5.2.4 QAM解调结果 | 第93-95页 |
| 5.3 本章小结 | 第95-96页 |
| 第六章 总结与展望 | 第96-98页 |
| 致谢 | 第98-100页 |
| 参考文献 | 第100-110页 |
| 攻读硕士期间发表的论文与专利 | 第110页 |