纳米工艺下数字集成电路的抗辐射加固技术研究
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-24页 |
| 1.1 研究背景及意义 | 第16-19页 |
| 1.2 研究现状 | 第19-21页 |
| 1.3 本文研究内容和组织结构 | 第21-24页 |
| 1.3.1 研究内容和创新点 | 第21-22页 |
| 1.3.2 组织结构 | 第22-24页 |
| 第二章 软错误的基础知识与建模分析 | 第24-33页 |
| 2.1 软错误 | 第24-25页 |
| 2.2 单粒子效应 | 第25-29页 |
| 2.2.1 单粒子瞬态 | 第26-28页 |
| 2.2.2 单粒子翻转 | 第28-29页 |
| 2.3 单粒子翻转的建模分析 | 第29-31页 |
| 2.3.1 瞬态故障模型 | 第29-30页 |
| 2.3.2 双指数电流源 | 第30-31页 |
| 2.4 HSPICE仿真工具和MATLAB工具 | 第31页 |
| 2.5 本章小结 | 第31-33页 |
| 第三章 单粒子翻转加固锁存器设计方法 | 第33-43页 |
| 3.1 标准静态锁存器 | 第35-36页 |
| 3.2 单粒子单节点翻转加固锁存器 | 第36-40页 |
| 3.2.1 TMR锁存器 | 第36-37页 |
| 3.2.2 FERST锁存器 | 第37页 |
| 3.2.3 基于纠错检错机制的加固锁存器 | 第37-38页 |
| 3.2.4 HRPU锁存器 | 第38-39页 |
| 3.2.5 Iso-DICE锁存器 | 第39-40页 |
| 3.3 单粒子多节点翻转加固锁存器 | 第40-42页 |
| 3.3.1 DNCS-SEU锁存器 | 第40-41页 |
| 3.3.2 DSTL锁存器 | 第41-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 本文提出的加固锁存器设计 | 第43-59页 |
| 4.1 LCHL锁存器 | 第43-51页 |
| 4.1.1 电路结构和工作原理 | 第43-45页 |
| 4.1.2 故障注入实验 | 第45-46页 |
| 4.1.3 锁存器的性能分析 | 第46-47页 |
| 4.1.4 PVT变化对锁存器性能的影响 | 第47-51页 |
| 4.2 STHTI锁存器 | 第51-58页 |
| 4.2.1 电路结构和工作原理 | 第51-53页 |
| 4.2.2 故障注入实验 | 第53-54页 |
| 4.2.3 锁存器的性能评估 | 第54-56页 |
| 4.2.4 抗噪声能力分析 | 第56-57页 |
| 4.2.5 工艺偏差分析 | 第57-58页 |
| 4.3 本章小结 | 第58-59页 |
| 第五章 总结与展望 | 第59-61页 |
| 5.1 全文总结 | 第59页 |
| 5.2 工作展望 | 第59-61页 |
| 参考文献 | 第61-65页 |
| 攻读硕士期间的学术活动及成果情况 | 第65页 |
