| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-12页 |
| 1．1 数字复接技术的发展 | 第7-9页 |
| 1．2 数字复接技术的研究现状 | 第9-10页 |
| 1．3 课题提出意义和主要研究内容 | 第10-12页 |
| 第二章 数字复接技术 | 第12-21页 |
| 2．1 数字通信的基本概念 | 第12-14页 |
| 2．2 数字复接的基本概念 | 第14-15页 |
| 2．3 数字信号的复接方式 | 第15页 |
| 2．4 数字复接技术中的码速调整 | 第15-19页 |
| 2．4．1 正码速调整原理 | 第16-18页 |
| 2．4．2 正码速调整的帧结构 | 第18-19页 |
| 2．5 数字复接技术中的帧同步 | 第19-21页 |
| 2．5．1 帧同步码型与插入方式 | 第19页 |
| 2．5．2 对同步系统的要求与保护措施 | 第19-21页 |
| 第三章 以太网数据码速变换的理论和设计 | 第21-29页 |
| 3．1 以太网的数据传输机制 | 第21-27页 |
| 3．1．1 载波侦听多路存取/冲突检测(CSMA/CD) | 第21-22页 |
| 3．1．2 以太网/IEEE802．3帧的结构 | 第22页 |
| 3．1．3 以太网数据的发送和接收(MII接口介绍) | 第22-27页 |
| 3．1．3．1 MII接口信号 | 第23-26页 |
| 3．1．3．2 MII接口帧结构 | 第26-27页 |
| 3．2 码速变换原理及设计 | 第27-29页 |
| 第四章 多业务 PDH传输系统的方案设计 | 第29-42页 |
| 4．1 系统整体方案 | 第30-31页 |
| 4．1．1 发送模块 | 第30-31页 |
| 4．1．2 接收模块 | 第31页 |
| 4．2 二次群复接方案 | 第31-38页 |
| 4．2．1 时钟提取以及平滑锁相电路 | 第33-34页 |
| 4．2．2 HDB3编解码电路 | 第34-36页 |
| 4．2．2．1 HDB3码编码 | 第35页 |
| 4．2．2．2 HDB3码解码 | 第35-36页 |
| 4．2．3 正码速调整与恢复电路 | 第36-37页 |
| 4．2．3．1 码速调整 | 第36页 |
| 4．2．3．2 码速恢复 | 第36-37页 |
| 4．2．3．3 抖动抑制 | 第37页 |
| 4．2．4 帧同步检测电路 | 第37-38页 |
| 4．3 以太网映射方案 | 第38-39页 |
| 4．3．1 发送方向 | 第39页 |
| 4．3．2 接收方向 | 第39页 |
| 4．4 光接口编解码以及 CDR方案 | 第39-42页 |
| 4．4．1 5b6b编解码 | 第39-41页 |
| 4．4．2 时钟数据恢复电路(CDR) | 第41-42页 |
| 第五章 多业务 PDH传输系统的实现 | 第42-60页 |
| 5．1 硬件设计 | 第42-48页 |
| 5．1．1 系统主芯片 XC2S100E | 第43-44页 |
| 5．1．2 电源模块 | 第44页 |
| 5．1．3 晶振模块 | 第44页 |
| 5．1．4 输入输出模块 | 第44-45页 |
| 5．1．5 FPGA配置模块 | 第45页 |
| 5．1．6 以太网接入模块 | 第45-46页 |
| 5．1．7 CDR VCO/环形滤波器模块 | 第46-48页 |
| 5．2 FPGA设计和仿真 | 第48-56页 |
| 5．2．1 时钟产生模块 | 第49页 |
| 5．2．1 全数字锁相环 | 第49-50页 |
| 5．2．2 HDB3编解码 | 第50-51页 |
| 5．2．3 正码速调整 | 第51页 |
| 5．2．4 帧头加入及复接 | 第51-52页 |
| 5．2．5 帧同步 | 第52页 |
| 5．2．6 串并转换和并串转换 | 第52-53页 |
| 5．2．7 以太网码速变换 | 第53-55页 |
| 5．2．8 5b6b编解码 | 第55-56页 |
| 5．3 电路调试过程 | 第56-60页 |
| 第六章 总结与展望 | 第60-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-63页 |