| 第一章 引言 | 第1-12页 |
| ·千兆以太网概述 | 第7-9页 |
| ·万兆以太网概述 | 第9-11页 |
| ·关于本次课题 | 第11-12页 |
| 第二章 高速集成电路设计概述 | 第12-15页 |
| ·高速集成电路设计工艺 | 第12-13页 |
| ·高速集成电路设计方法 | 第13-15页 |
| 第三章 千兆/万兆以太网物理编码子层电路设计 | 第15-33页 |
| ·千兆以太网物理编码子层8B/10B编解码电路设计 | 第15-26页 |
| ·8B/10B编解码电路设计 | 第16-26页 |
| ·万兆以太网物理编码子层电路设计 | 第26-33页 |
| ·编码电路设计 | 第26-29页 |
| ·解码电路设计 | 第29-33页 |
| 第四章 版图设计 | 第33-43页 |
| ·版图设计概述 | 第33-34页 |
| ·整体布局 | 第34-35页 |
| ·CMOS版图设计要点 | 第35-40页 |
| ·寄生电容 | 第35-37页 |
| ·通用逻辑门模型 | 第37-39页 |
| ·闩锁效应 | 第39页 |
| ·CMOS工艺相关设计规则 | 第39-40页 |
| ·最后版图及芯片照片 | 第40-43页 |
| 第五章 芯片测试和结果分析 | 第43-53页 |
| ·芯片测试 | 第43-53页 |
| ·测试环境 | 第43页 |
| ·测试方案 | 第43-53页 |
| 第六章 结论及进一步工作 | 第53-59页 |
| 参考文献 | 第59-61页 |
| 致 谢 | 第61-62页 |
| 附录 | 第62-64页 |