| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-19页 |
| ·DSP 处理器概述 | 第11-13页 |
| ·DSP 处理器的特点 | 第11-12页 |
| ·DSP 处理器的产生和发展 | 第12-13页 |
| ·DSP 处理器片内存储结构概述 | 第13-16页 |
| ·DSP 片内存储器的层次结构 | 第13-14页 |
| ·DSP 片内Cache 技术的重要性和发展趋势 | 第14-16页 |
| ·相关研究 | 第16-17页 |
| ·课题来源，目标及研究意义 | 第17-18页 |
| ·本文所做的工作 | 第18页 |
| ·论文组织结构 | 第18-19页 |
| 第二章 YHFT-DX 片内存储结构及优化策略 | 第19-35页 |
| ·YHFT-DX 的总体结构 | 第19-20页 |
| ·YHFT-DX 的片内存储子系统 | 第20-24页 |
| ·片内两级Cache 结构 | 第21-24页 |
| ·增加数据体容量和降低功耗的方法 | 第24-26页 |
| ·L2 行压缩结构 | 第24-25页 |
| ·分体控制和纵向划分数据体 | 第25-26页 |
| ·优化CACHE 性能的先进方法 | 第26-29页 |
| ·YHFT-DX 片内二级CACHE 控制器的性能优化 | 第29-34页 |
| ·基于时序的优化 | 第29-30页 |
| ·基于体系结构的优化 | 第30-34页 |
| ·本章小结 | 第34-35页 |
| 第三章 二级CACHE 预取结构的设计实现 | 第35-59页 |
| ·L2 CACHE 行预取结构的设计实现 | 第36-43页 |
| ·L2 Cache 行预取结构的提出 | 第36-38页 |
| ·Stream Buffer 的体系结构 | 第38-40页 |
| ·Stream Buffer 预取的条件 | 第40-43页 |
| ·数据通路冲突处理机制 | 第43-46页 |
| ·维护STREAM BUFFER 数据一致性 | 第46-49页 |
| ·Stream Buffer 的替换策略 | 第47-48页 |
| ·L1D 写缺失与回写维护Stream Buffer 的数据一致性 | 第48-49页 |
| ·L2 TAG 行预取结构的设计实现 | 第49-53页 |
| ·Tag 行预取结构 | 第49-51页 |
| ·预测Tag 路结构 | 第51-53页 |
| ·性能优化及实验结果分析 | 第53-58页 |
| ·本章小结 | 第58-59页 |
| 第四章 YHFT-DX 的时序优化设计 | 第59-74页 |
| ·综合优化的策略和方法 | 第59-61页 |
| ·二级 CACHE 缺失流水线 | 第61-66页 |
| ·接口协议的优化 | 第62-64页 |
| ·平衡流水栈之间的任务 | 第64-66页 |
| ·一种带置位的SRAM 体系结构 | 第66-68页 |
| ·9 到512 位RTL 级控制译码逻辑 | 第66-67页 |
| ·建立带置位端口的SRAM 时序模型 | 第67-68页 |
| ·合理规划逻辑 | 第68-70页 |
| ·关键信号提前处理 | 第68-69页 |
| ·层次结构合理划分 | 第69-70页 |
| ·性能优化及高频实现 | 第70-72页 |
| ·本章小结 | 第72-74页 |
| 第五章 模拟验证 | 第74-80页 |
| ·测试程序MPEG-4 简介 | 第75页 |
| ·测试程序的软模拟 | 第75-77页 |
| ·移植程序运行平台 | 第76页 |
| ·CCS 软件模拟 | 第76-77页 |
| ·RTL 级逻辑仿真 | 第77-79页 |
| ·逻辑仿真流程简述 | 第77-78页 |
| ·准确定位设计错误 | 第78-79页 |
| ·本章小结 | 第79-80页 |
| 第六章 结束语 | 第80-83页 |
| ·工作总结 | 第80-81页 |
| ·工作展望 | 第81-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 攻读硕士期间发表的论文 | 第87页 |