基于FPGA的低功耗行人检测系统研究与实现
| TABLE OF CONTENTS | 第6-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第1章 绪论 | 第11-16页 |
| 1.1 课题研究背景和意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 论文的主要工作 | 第13-14页 |
| 1.4 论文章节安排 | 第14-16页 |
| 第2章 行人检测系统硬件实现关键算法研究 | 第16-29页 |
| 2.1 目标检测概述 | 第16-17页 |
| 2.2 目标特征提取算法 | 第17-22页 |
| 2.2.1 基于分类的目标检测算法的整体流程 | 第17-18页 |
| 2.2.2 视觉图像目标检测算法 | 第18-22页 |
| 2.3 FPGA硬件平台技术介绍 | 第22-24页 |
| 2.4 动态可重构技术 | 第24-28页 |
| 2.4.1 动态可重构技术简介 | 第24-25页 |
| 2.4.2 动态可重构方法 | 第25-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第3章 行人检测算法优化 | 第29-37页 |
| 3.1 基于HOG和SVM的行人检测算法分析 | 第29-34页 |
| 3.1.1 算法的参数 | 第29-31页 |
| 3.1.2 输入图像的标准化 | 第31页 |
| 3.1.3 梯度和方向计算 | 第31-32页 |
| 3.1.4 直方图生成 | 第32-33页 |
| 3.1.5 标准化 | 第33页 |
| 3.1.6 分类器训练和检测 | 第33-34页 |
| 3.2 行人检测系统的硬件实现的算法优化 | 第34-36页 |
| 3.2.1 梯度和方向计算 | 第34页 |
| 3.2.2 直方图生成 | 第34-35页 |
| 3.2.3 二值化过程 | 第35-36页 |
| 3.2.4 线性SVM分类器的训练与检测 | 第36页 |
| 3.3 本章小结 | 第36-37页 |
| 第4章 FPGA硬件实现及动态可重构设计 | 第37-49页 |
| 4.1 行人检测系统的FPGA硬件实现设计 | 第38-42页 |
| 4.1.1 梯度和方向的计算 | 第38-39页 |
| 4.1.2 直方图的生成 | 第39页 |
| 4.1.3 二值化过程 | 第39-40页 |
| 4.1.4 SVM分类过程 | 第40-42页 |
| 4.2 模块复用加速设计 | 第42-44页 |
| 4.3 FPGA动态可重构软件设计流程 | 第44-46页 |
| 4.4 动态可重构设计 | 第46-48页 |
| 4.4.1 节点架构 | 第46-47页 |
| 4.4.2 内部配置访问接口(ICAP) | 第47-48页 |
| 4.5 本章小结 | 第48-49页 |
| 第5章 FPGA硬件实现及性能分析 | 第49-57页 |
| 5.1 硬件资源使用量分析 | 第49-51页 |
| 5.2 检测速率分析 | 第51-52页 |
| 5.3 检测准确率分析 | 第52-53页 |
| 5.4 功耗分析 | 第53-54页 |
| 5.5 动态可重构性能分析 | 第54-56页 |
| 5.6 本章小结 | 第56-57页 |
| 第6章 总结与展望 | 第57-60页 |
| 参考文献 | 第60-64页 |
| 致谢 | 第64-65页 |
| 攻读学位期间发表的学术论文目录 | 第65-66页 |
| 学位论文评阅及答辩情况表 | 第66页 |
