基于多核SoC的高性能数据交换接口设计研究
| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 引言 | 第9-15页 |
| ·网络处理器概述 | 第9-10页 |
| ·课题的研究背景及意义 | 第10-13页 |
| ·网络处理器的研究发展现状 | 第10-12页 |
| ·课题的来源及研究意义 | 第12-13页 |
| ·论文的内容和结构 | 第13-15页 |
| 第二章 数据交换接口的设计背景 | 第15-25页 |
| ·TCP/IP中MAC层与网络层的数据转发技术 | 第15-20页 |
| ·互联网路由结构 | 第15-16页 |
| ·IP报文转发机制 | 第16-19页 |
| ·路由器中的MAC层收发原理 | 第19-20页 |
| ·采用多线程技术实现包并行处理的方法 | 第20-23页 |
| ·并行处理技术在网络处理器中的应用 | 第20-22页 |
| ·多线程包处理流程 | 第22-23页 |
| ·数据交换接口设计的基本要求 | 第23页 |
| ·本章小结 | 第23-25页 |
| 第三章 高性能数据交换接口的关键技术 | 第25-39页 |
| ·MAC端口控制策略 | 第25-28页 |
| ·慢速端口与就绪轮询 | 第25-26页 |
| ·快速端口与主动请求机制 | 第26-28页 |
| ·多线程处理中的微包分配问题 | 第28-31页 |
| ·线程分配问题 | 第28-30页 |
| ·数据包顺序保持 | 第30-31页 |
| ·与系统其它主控模块的通信问题 | 第31-34页 |
| ·与多处理器的通信 | 第31-33页 |
| ·直接存储器访问 | 第33-34页 |
| ·片上数据缓冲机制 | 第34-37页 |
| ·控制信号的同步 | 第34-35页 |
| ·异步时钟域的大容量缓冲存储结构 | 第35-37页 |
| ·数据交换接口的设计指标 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第四章 高性能数据交换接口的设计 | 第39-51页 |
| ·结构设计与模块划分 | 第39-40页 |
| ·指令处理模块 | 第40-42页 |
| ·接收控制模块 | 第42-45页 |
| ·发送控制模块 | 第45-46页 |
| ·缓冲存储器 | 第46-47页 |
| ·就绪轮询控制器 | 第47-48页 |
| ·本章小结 | 第48-51页 |
| 第五章 高性能数据交换接口的验证 | 第51-57页 |
| ·基于总线功能模型的验证技术 | 第51-52页 |
| ·高速数据交换接口的验证方案 | 第52-54页 |
| ·验证结果及分析 | 第54-55页 |
| ·本章小结 | 第55-57页 |
| 第六章 结束语 | 第57-59页 |
| 致谢 | 第59-61页 |
| 参考文献 | 第61-65页 |
| 研究成果 | 第65-66页 |
