| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-20页 |
| 1.1 课题介绍 | 第8-9页 |
| 1.2 课题背景及相关工作 | 第9-19页 |
| 1.2.1 FPGA架构 | 第9-13页 |
| 1.2.2 FPGA开发及设计流程 | 第13-16页 |
| 1.2.3 FPGA延时估计方法及研究现状 | 第16-19页 |
| 1.3 论文的结构安排 | 第19-20页 |
| 第2章 神经网络 | 第20-26页 |
| 2.1 神经网络的发展与研究 | 第20-21页 |
| 2.1.1 神经网络的发展 | 第20页 |
| 2.1.2 神经网络的研究内容 | 第20-21页 |
| 2.2 神经网络原理 | 第21-26页 |
| 2.2.1 神经网络的类型 | 第21-23页 |
| 2.2.2 神经网络的学习 | 第23页 |
| 2.2.3 神经网络的特点 | 第23-24页 |
| 2.2.4 KBNN结构及其应用场合 | 第24-26页 |
| 第3章 基于KBNN的FPGA延时估计方法 | 第26-44页 |
| 3.1 Elmore延时模型 | 第26-27页 |
| 3.2 基于KBNN的建模方法 | 第27-36页 |
| 3.2.1 架构参数和典型关键路径 | 第27-28页 |
| 3.2.2 基于Elmore的FPGA电路延时模型 | 第28-30页 |
| 3.2.3 KBNN模型的输入参数 | 第30-31页 |
| 3.2.4 基于KBNN的FPGA底层电路延时估计方法 | 第31-34页 |
| 3.2.5 训练 | 第34-36页 |
| 3.3 实验结果 | 第36-42页 |
| 3.3.1 FPGA延时估计 | 第36-38页 |
| 3.3.2 模型的应用 | 第38-42页 |
| 3.4 本章小结 | 第42-44页 |
| 第4章 融合架构级和晶体管级参数的FPGA电路延时模型 | 第44-58页 |
| 4.1 Macro延时模型 | 第44-46页 |
| 4.2 FPGA-macro延时模型 | 第46-49页 |
| 4.2.1 确定参数 | 第46-47页 |
| 4.2.2 建立FPGA延时模型 | 第47-49页 |
| 4.3 融合底层参数的KBNN延时模型 | 第49-51页 |
| 4.4 实验结果 | 第51-57页 |
| 4.4.1 模型评估 | 第51-54页 |
| 4.4.2 模型应用 | 第54-57页 |
| 4.5 本章小结 | 第57-58页 |
| 第5章 总结与展望 | 第58-60页 |
| 参考文献 | 第60-64页 |
| 发表论文和参加科研情况说明 | 第64-66页 |
| 致谢 | 第66-67页 |
