| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题背景及研究意义 | 第10-11页 |
| 1.2 相关技术国内外发展现状 | 第11-14页 |
| 1.2.1 神经网络的FPGA实现 | 第11-12页 |
| 1.2.2 神经网络训练的FPGA实现 | 第12页 |
| 1.2.3 基于FPGA的算法加速 | 第12-14页 |
| 1.3 本论文任务及贡献 | 第14页 |
| 1.4 论文结构及内容安排 | 第14-16页 |
| 第2章 研究基础 | 第16-32页 |
| 2.1 拟牛顿优化算法 | 第16-19页 |
| 2.1.1 拟牛顿条件 | 第16-17页 |
| 2.1.2 DFP算法 | 第17-18页 |
| 2.1.3 BFGS算法 | 第18-19页 |
| 2.2 神经网络理论基础 | 第19-25页 |
| 2.2.1 神经网络基本模型 | 第19-23页 |
| 2.2.2 神经网络训练 | 第23-25页 |
| 2.3 现场可编程门阵列 | 第25-28页 |
| 2.3.1 FPGA的结构特点 | 第25-26页 |
| 2.3.2 FPGA的设计流程 | 第26-28页 |
| 2.3.3 Net-FPGA SUME开发板 | 第28页 |
| 2.4 PCI Express总线 | 第28-31页 |
| 2.4.1 PCI Express总线标准 | 第29-30页 |
| 2.4.2 PCI Express总线的层次 | 第30-31页 |
| 2.5 本章小结 | 第31-32页 |
| 第3章 DFP架构的硬件实现及评估 | 第32-44页 |
| 3.1 DFP-QN算法硬件实现 | 第32-39页 |
| 3.1.1 随机数产生模块 | 第33页 |
| 3.1.2 矩阵更新模块 | 第33-35页 |
| 3.1.3 梯度计算模块 | 第35-36页 |
| 3.1.4 线性搜索模块 | 第36-37页 |
| 3.1.5 目标函数评估模块 | 第37-39页 |
| 3.2 性能评估 | 第39-42页 |
| 3.2.1 资源消耗 | 第39-40页 |
| 3.2.2 运行时间 | 第40-42页 |
| 3.3 本章小结 | 第42-44页 |
| 第4章 BFGS架构的硬件实现及评估 | 第44-54页 |
| 4.1 BFGS架构的硬件实现 | 第44-46页 |
| 4.1.1 矩阵更新模块的改进 | 第44-45页 |
| 4.1.2 梯度计算模块的改进 | 第45-46页 |
| 4.2 性能评估 | 第46-50页 |
| 4.2.1 资源消耗 | 第46-48页 |
| 4.2.2 运行时间 | 第48-49页 |
| 4.2.3 动态功耗 | 第49-50页 |
| 4.3 改进算法的应用 | 第50-52页 |
| 4.3.1 循环发电厂（CCPP）模型 | 第50-51页 |
| 4.3.2 超宽带天线（UWB）模型 | 第51-52页 |
| 4.3.3 微波结（Junction）模型 | 第52页 |
| 4.4 本章小结 | 第52-54页 |
| 第5章 加速器通信接口的实现及评估 | 第54-62页 |
| 5.1 开发环境 | 第54页 |
| 5.2 硬件平台的设计方案 | 第54-59页 |
| 5.2.1 FPGA端PCIe-DMA硬件模块 | 第55-58页 |
| 5.2.2 PC端驱动程序 | 第58-59页 |
| 5.3 软件对硬件的控制 | 第59-60页 |
| 5.3.1 访问PCI Express的配置空间 | 第59-60页 |
| 5.3.2 PCI Express设备的I/O端口映射 | 第60页 |
| 5.4 硬件平台的性能评估 | 第60-61页 |
| 5.4.1 资源消耗 | 第61页 |
| 5.4.2 数据传输速率 | 第61页 |
| 5.5 本章小结 | 第61-62页 |
| 第6章 总结与展望 | 第62-66页 |
| 6.1 总结 | 第62-63页 |
| 6.2 展望 | 第63-66页 |
| 参考文献 | 第66-72页 |
| 发表论文和参加科研情况说明 | 第72-74页 |
| 致谢 | 第74-75页 |