| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9-10页 |
| 第一章 绪论 | 第16-26页 |
| 1.1 研究背景和意义 | 第16-18页 |
| 1.2 研究目的和意义 | 第18-21页 |
| 1.3 国内外的研究现状 | 第21-23页 |
| 1.4 本课题研究内容和论文组织结构 | 第23-26页 |
| 第二章 3D芯片的相关介绍 | 第26-43页 |
| 2.1 三维集成电路简介 | 第26-34页 |
| 2.1.1 三维集成电路的集成工艺 | 第26-29页 |
| 2.1.2 三维集成电路的结构简介 | 第29-32页 |
| 2.1.3 三维集成电路面临的挑战 | 第32-33页 |
| 2.1.4 三维集成电路的测试流程 | 第33-34页 |
| 2.2 可测试性设计 | 第34-38页 |
| 2.2.1 基于扫描设计的结构化设计 | 第35页 |
| 2.2.2 基于BIST的可测试性设计 | 第35-37页 |
| 2.2.3 边界扫描测试技术 | 第37-38页 |
| 2.3 3D芯片的扫描链设计 | 第38-43页 |
| 2.3.1 芯片的3种扫描链设计方法 | 第38-41页 |
| 2.3.2 芯片的测试时间 | 第41页 |
| 2.3.3 3D芯片架构的TAM设计 | 第41-43页 |
| 第三章 故障覆盖率影响下的单次“绑定中测试”并行测试技术 | 第43-58页 |
| 3.1 概述 | 第43-44页 |
| 3.2 传统的扫描链均衡设计 | 第44-47页 |
| 3.3 故障覆盖率影响下的单次“绑定中测试”并行测试优化方法 | 第47-54页 |
| 3.3.1 故障覆盖率与输入测试向量数量之间的关系 | 第47页 |
| 3.3.2 故障覆盖率对多扫描链均衡设计的影响 | 第47-49页 |
| 3.3.3 基于贪心策略的“绑定中测试”并行测试区间优化算法 | 第49-54页 |
| 3.4 实验结果 | 第54-57页 |
| 3.5 结论 | 第57-58页 |
| 第四章 基于芯核分层布图的3D芯片扫描链协同优化设计 | 第58-71页 |
| 4.1 概述 | 第58-59页 |
| 4.2 本章动机 | 第59-64页 |
| 4.2.1 对“绑定前测试”时间的优化 | 第59-63页 |
| 4.2.2 对“绑定中测试”时间的优化 | 第63-64页 |
| 4.3 3D芯片测试架构的优化 | 第64-67页 |
| 4.3.1 问题描述 | 第64-65页 |
| 4.3.2 基于芯核分层布图的改进模拟退火算法 | 第65-66页 |
| 4.3.3 扫描链分配算法 | 第66-67页 |
| 4.4 实验结果 | 第67-70页 |
| 4.5 结论 | 第70-71页 |
| 第五章 总结和展望 | 第71-73页 |
| 5.1 总结 | 第71-72页 |
| 5.2 展望 | 第72-73页 |
| 参考文献 | 第73-79页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第79-81页 |
