LDPC码编码器FPGA实现研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第1章 绪论 | 第10-16页 |
| ·LDPC码的发展状况 | 第10-14页 |
| ·LDPC码的理论研究状况 | 第10-12页 |
| ·LDPC码实际应用状况 | 第12-14页 |
| ·课题研究背景 | 第14-15页 |
| ·主要研究工作与本文结构 | 第15-16页 |
| 第2章 LDPC码原理及编译码方法 | 第16-36页 |
| ·LDPC码的定义及其Tanner图表示 | 第16-19页 |
| ·LDPC码定义 | 第16-17页 |
| ·LDPC码的Tanner图表示 | 第17-19页 |
| ·LDPC码的构造 | 第19-27页 |
| ·Gallager的构造方法 | 第19-20页 |
| ·Makey的构造方法 | 第20-21页 |
| ·基于单位阵的循环移位 LDPC码 | 第21-24页 |
| ·几何构造法 | 第24-25页 |
| ·PEG随机构造方法 | 第25-27页 |
| ·LDPC码的编码原理 | 第27-31页 |
| ·传统算法 | 第27-28页 |
| ·下三角编码算法 | 第28-29页 |
| ·Efficient编码算法 | 第29-31页 |
| ·LDPC码的译码原理 | 第31-35页 |
| ·MP算法集的基本原理 | 第32-33页 |
| ·硬判决译码算法 | 第33页 |
| ·和积(BP)算法 | 第33-35页 |
| ·本章小结 | 第35-36页 |
| 第3章 编码器设计与性能仿真 | 第36-66页 |
| ·编码方案的选择与设计 | 第36-40页 |
| ·校验矩阵的构造算法的选择 | 第36-38页 |
| ·编码方法的确定 | 第38页 |
| ·帧长及码率的确定 | 第38-40页 |
| ·编码器设计与仿真 | 第40页 |
| ·直接下三角编码器 | 第40-51页 |
| ·直接下三角编码器的整体框图 | 第40-41页 |
| ·串/并模块的设计 | 第41-42页 |
| ·直接下三角编码模块设计 | 第42-49页 |
| ·复用及并/串模块设计 | 第49页 |
| ·时钟管理模块(DCM) | 第49页 |
| ·直接下三角编码器性能仿真 | 第49-51页 |
| ·准循环编码器 | 第51-64页 |
| ·循环生成矩阵的构造 | 第51-53页 |
| ·串行准循环编码器 | 第53-58页 |
| ·二阶准循环编码器 | 第58-64页 |
| ·三种编码方案比较 | 第64-65页 |
| ·本章小结 | 第65-66页 |
| 第4章 LDPC编码器硬件测试 | 第66-73页 |
| ·编码器的硬件测试过程 | 第66-68页 |
| ·编码器 MATLAB理论结果 | 第68页 |
| ·编码器的硬件测试 | 第68-72页 |
| ·本章小结 | 第72-73页 |
| 结论 | 第73-75页 |
| 参考文献 | 第75-79页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第79-80页 |
| 致谢 | 第80-81页 |
| 附录 | 第81-82页 |
