| 摘要 | 第6-7页 |
| abstract | 第7-8页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 课题背景与研究意义 | 第11-12页 |
| 1.2 概况及发展动态 | 第12-14页 |
| 1.3 本文所采用的BCD工艺流程简介 | 第14-15页 |
| 1.4 本论文的选题及研究内容 | 第15-17页 |
| 1.4.1 研究方法与理论 | 第15-16页 |
| 1.4.2 本文的主要内容 | 第16-17页 |
| 第二章 输入端耐压工艺的优化 | 第17-36页 |
| 2.1 输入端的结构及其击穿电压测试原理 | 第17-19页 |
| 2.1.1 输入端的结构 | 第17-18页 |
| 2.1.2 输入端击穿电压测试原理 | 第18-19页 |
| 2.2 输入端耐压不足问题的描述与分析 | 第19-22页 |
| 2.2.1 问题的描述 | 第19-20页 |
| 2.2.2 失效分析 | 第20-22页 |
| 2.3 输入端耐压的改善实验设计与验证 | 第22-35页 |
| 2.3.1 STI浅槽隔离优化实验 | 第22-26页 |
| 2.3.2 N阱间距和注入角度优化实验 | 第26-27页 |
| 2.3.3 外延层与埋层的工艺优化 | 第27-35页 |
| 2.3.3.1 埋层退火时间和外延电阻率优化 | 第28-29页 |
| 2.3.3.2 外延自掺杂效应的抑制 | 第29-34页 |
| 2.3.3.3 实验结论 | 第34-35页 |
| 2.4 本章小结 | 第35-36页 |
| 第三章 多晶硅熔丝工艺的优化 | 第36-51页 |
| 3.1 多晶硅熔丝的结构和修调方式 | 第36-40页 |
| 3.1.1 多晶硅熔丝的结构 | 第36-38页 |
| 3.1.2 多晶硅熔丝的修调方式 | 第38-40页 |
| 3.2 多晶硅熔丝的熔断失效 | 第40-47页 |
| 3.2.1 多晶硅熔丝熔断失效的表现 | 第40页 |
| 3.2.2 多晶硅熔丝熔断失效的验证与分析 | 第40-47页 |
| 3.3 多晶硅熔丝熔断失效问题的工艺优化 | 第47-50页 |
| 3.4 本章小结 | 第50-51页 |
| 第四章 可靠性验证 | 第51-69页 |
| 4.1 芯片级可靠性验证 | 第51-58页 |
| 4.1.1 可靠性验证方案介绍 | 第51-54页 |
| 4.1.2 可靠性验证方案验证 | 第54-58页 |
| 4.2 板级可靠性验证 | 第58-68页 |
| 4.2.1 芯片保护功能验证 | 第58-65页 |
| 4.2.1.1 电流限保护 | 第59-60页 |
| 4.2.1.2 短路保护 | 第60-61页 |
| 4.2.1.3 死区时间 | 第61-62页 |
| 4.2.1.4 温升和过温保护 | 第62-64页 |
| 4.2.1.5 UVLO欠压锁存保护 | 第64-65页 |
| 4.2.2 板级Burn-In老练筛选验证 | 第65-68页 |
| 4.2.2.1 板级Burn-In老练筛选的实验方案及实验结果 | 第65-66页 |
| 4.2.2.2 板级Burn-In老练筛选实验的数据分析 | 第66-68页 |
| 4.3 本章小结 | 第68-69页 |
| 第五章 结论 | 第69-71页 |
| 5.1 本文的主要贡献 | 第69-70页 |
| 5.2 下一步工作的展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-75页 |