| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景和意义 | 第9-10页 |
| 1.2 集成电路工艺发展趋势和芯片物理设计现状 | 第10-12页 |
| 1.2.1 集成电路工艺发展趋势 | 第10-12页 |
| 1.2.2 芯片物理设计现状 | 第12页 |
| 1.3 课题研究的主要内容和设计指标 | 第12-14页 |
| 1.3.1 课题研究的主要内容 | 第12-13页 |
| 1.3.2 设计指标 | 第13-14页 |
| 1.4 论文结构的安排 | 第14-15页 |
| 第二章 双核A9处理器芯片的物理设计流程概述 | 第15-25页 |
| 2.1 芯片后端物理设计流程 | 第15-19页 |
| 2.1.1 后端数据准备 | 第16-17页 |
| 2.1.2 布图规划和电源规划 | 第17-18页 |
| 2.1.3 标准单元的布局 | 第18页 |
| 2.1.4 时钟树综合 | 第18页 |
| 2.1.5 布线 | 第18-19页 |
| 2.1.6 时序修复和芯片验证 | 第19页 |
| 2.2 双核A9处理器芯片的功能结构概述 | 第19-23页 |
| 2.2.1 双核处理器芯片的整体架构 | 第19-20页 |
| 2.2.2 RTL编码的层次结构 | 第20-21页 |
| 2.2.4 芯片动态电压频率设计 | 第21-22页 |
| 2.2.5 芯片的时钟结构 | 第22-23页 |
| 2.3 28nm工艺下物理设计面临的问题 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 双核A9处理器芯片的布图规划和布局 | 第25-47页 |
| 3.1 双核A9处理器芯片布图规划和布局阶段的设计考虑 | 第25页 |
| 3.2 芯片的布图规划 | 第25-30页 |
| 3.2.1 芯片后端层次结构划分 | 第26-27页 |
| 3.2.2 芯片尺寸的确定 | 第27-28页 |
| 3.2.3 宏单元的布局 | 第28-30页 |
| 3.2.4 特殊单元的布局 | 第30页 |
| 3.3 电源网络规划 | 第30-35页 |
| 3.3.1 电压域的划分 | 第31-32页 |
| 3.3.2 电源及其连接关系的定义 | 第32-33页 |
| 3.3.3 电源环的设计 | 第33-34页 |
| 3.3.4 电源条的设计 | 第34-35页 |
| 3.4 基于dcg改进型布局和常规式布局流程的对比分析 | 第35-41页 |
| 3.4.1 常规式布局流程 | 第36-37页 |
| 3.4.2 常规式布局流程中互连延时的挑战 | 第37-40页 |
| 3.4.3 基于dcg改进型布局流程 | 第40-41页 |
| 3.5 标准单元布局设计及实现 | 第41-46页 |
| 3.5.1 基于dcg改进型布局流程的实现步骤 | 第41-42页 |
| 3.5.2 时序路径分组和时序优化 | 第42-43页 |
| 3.5.3 特殊功能标准单元的逻辑优化 | 第43-45页 |
| 3.5.4 两种流程布局结果对比 | 第45-46页 |
| 3.6 本章小结 | 第46-47页 |
| 第四章 双核A9处理器芯片的时钟树综合和布线 | 第47-69页 |
| 4.1 双核A9处理器芯片时钟树综合和布线阶段的设计考虑 | 第47页 |
| 4.2 基于ccopt的改进型时钟树综合和平衡式时钟树综合的对比分析 | 第47-53页 |
| 4.2.1 传统平衡式时钟树综合 | 第48-49页 |
| 4.2.2 平衡式时钟树综合的时序挑战 | 第49-52页 |
| 4.2.3 基于ccopt的改进型时钟树综合 | 第52-53页 |
| 4.3 基于时钟同步优化流程的时钟树综合设计和实现 | 第53-62页 |
| 4.3.1 时钟偏差 | 第54-56页 |
| 4.3.2 双核处理器的时钟信号分析和约束 | 第56-57页 |
| 4.3.3 多模式下时钟树综合 | 第57-58页 |
| 4.3.4 基于时钟同步优化流程的时钟树综合实现 | 第58-60页 |
| 4.3.5 两种流程下时钟树综合结果对比 | 第60-62页 |
| 4.4 布线 | 第62-67页 |
| 4.4.1 布线类型及其原理 | 第63-64页 |
| 4.4.2 天线效应的预防和修复 | 第64-66页 |
| 4.4.3 串扰的预防和修复 | 第66页 |
| 4.4.4 双核处理器芯片布线的实现和结果 | 第66-67页 |
| 4.5 本章小结 | 第67-69页 |
| 第五章 双核A9处理器芯片的验证和签核 | 第69-79页 |
| 5.1 芯片的时序验证 | 第69-71页 |
| 5.1.1 多模式下合适工艺角的选择 | 第69-70页 |
| 5.1.2 时序签核 | 第70-71页 |
| 5.2 双核处理器芯片的形式验证 | 第71-72页 |
| 5.3 双核处理器芯片的物理验证 | 第72-74页 |
| 5.3.1 设计规则检查(DRC) | 第72-73页 |
| 5.3.2 电路图和版图对比验证(LVS) | 第73-74页 |
| 5.4 双核处理器芯片的功耗验证 | 第74-77页 |
| 5.4.1 功耗验证 | 第75页 |
| 5.4.2 电压降验证 | 第75-77页 |
| 5.5 验证结果对比分析 | 第77-78页 |
| 5.6 本章小结 | 第78-79页 |
| 第六章 总结与展望 | 第79-81页 |
| 6.1 总结 | 第79页 |
| 6.2 展望 | 第79-81页 |
| 致谢 | 第81-83页 |
| 参考文献 | 第83-87页 |
| 攻读硕士学位期间取得的研究成果 | 第87页 |
