一种高速串行数据传输系统的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题背景 | 第16-17页 |
| 1.2 高速串行技术的现状 | 第17-19页 |
| 1.3 论文结构 | 第19-20页 |
| 第二章 系统总体方案设计 | 第20-26页 |
| 2.1 系统框架介绍 | 第20-21页 |
| 2.2 数据采集模块 | 第21-22页 |
| 2.3 数据管理模块 | 第22-23页 |
| 2.4 数据存储控制模块 | 第23-25页 |
| 2.4.1 SATA介绍 | 第24页 |
| 2.4.2 存储控制模块的设计 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第三章 高速串行数据的传输设计 | 第26-54页 |
| 3.1 数据传输流程 | 第26-27页 |
| 3.2 RocketIO GTX | 第27-32页 |
| 3.2.1 主要结构 | 第27-28页 |
| 3.2.2 GTX发送端介绍 | 第28-30页 |
| 3.2.3 GTX接收端介绍 | 第30-32页 |
| 3.3 GTX接口设计 | 第32-37页 |
| 3.3.1 引脚资源分配 | 第32-33页 |
| 3.3.2 参考时钟设计 | 第33-35页 |
| 3.3.3 供电网络回路和滤波设计 | 第35页 |
| 3.3.4 8B/10B编解码 | 第35-36页 |
| 3.3.5 字节或字对齐 | 第36-37页 |
| 3.4 实际系统中GTX的设计实现 | 第37-40页 |
| 3.4.1 GTX的IP核配置 | 第37-39页 |
| 3.4.2 GTX的环回 | 第39-40页 |
| 3.5 TLK高速串行接口 | 第40-43页 |
| 3.6 大容量缓存设计 | 第43-48页 |
| 3.7 GTX接口测试 | 第48-51页 |
| 3.8 DDR3 SDRAM测试 | 第51-52页 |
| 3.9 本章小结 | 第52-54页 |
| 第四章 数据管理模块设计及实验结果 | 第54-70页 |
| 4.1 数据管理模块 | 第54-68页 |
| 4.1.1 采集存储过程设计 | 第54-59页 |
| 4.1.2 数据回放过程设计 | 第59-68页 |
| 4.2 系统设计心得及注意事项 | 第68-69页 |
| 4.3 本章小结 | 第69-70页 |
| 第五章 总结和展望 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 致谢 | 第74-76页 |
| 作者简介 | 第76-77页 |
