基于Alpha的分簇超标量处理器IU单元的设计
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-15页 |
| ·课题背景 | 第8-9页 |
| ·分簇处理器的结构特点及研究现状 | 第9-14页 |
| ·分簇处理器的结构 | 第9-10页 |
| ·分簇处理器的研究现状 | 第10-12页 |
| ·市场上的分簇处理器 | 第12-14页 |
| ·论文研究内容 | 第14页 |
| ·论文结构 | 第14-15页 |
| 第2章 分簇处理器前端设计 | 第15-33页 |
| ·分簇处理器总体结构 | 第15-18页 |
| ·分簇处理器指令简述 | 第15-16页 |
| ·分簇处理器流水线结构 | 第16-18页 |
| ·取指段设计 | 第18-26页 |
| ·分支目标缓冲 | 第20-22页 |
| ·复合分支预测器 | 第22-24页 |
| ·指令对齐 | 第24-25页 |
| ·分支预译码器 | 第25-26页 |
| ·第三级取指模块设计 | 第26页 |
| ·指令译码器设计 | 第26-28页 |
| ·寄存器重命名段设计 | 第28-31页 |
| ·寄存器重命名段拓扑结构 | 第28-29页 |
| ·寄存器重命名段工作过程 | 第29-31页 |
| ·指令分派段设计 | 第31页 |
| ·本章小结 | 第31-33页 |
| 第3章 分簇处理器后端设计 | 第33-44页 |
| ·指令发射段设计 | 第33-35页 |
| ·指令发射段的组成 | 第34页 |
| ·指令发射段的工作过程 | 第34-35页 |
| ·读寄存器段设计 | 第35-37页 |
| ·读寄存器段拓扑结构 | 第35-36页 |
| ·读寄存器段工作过程 | 第36-37页 |
| ·指令执行段设计 | 第37-40页 |
| ·指令执行段的拓扑结构 | 第38-39页 |
| ·指令执行段的工作过程 | 第39-40页 |
| ·指令回写段设计 | 第40页 |
| ·指令提交段设计 | 第40-42页 |
| ·重定序缓冲的组成 | 第41页 |
| ·重定序缓冲的工作过程 | 第41-42页 |
| ·处理器状态的恢复 | 第42页 |
| ·本章小结 | 第42-44页 |
| 第4章 分簇处理器功能验证 | 第44-50页 |
| ·验证方案 | 第44-45页 |
| ·测试向量的生成 | 第45-46页 |
| ·仿真平台 | 第46-47页 |
| ·仿真过程 | 第47-49页 |
| ·本章小结 | 第49-50页 |
| 结论 | 第50-51页 |
| 参考文献 | 第51-56页 |
| 攻读硕士学位期间发表的学术论文 | 第56-58页 |
| 致谢 | 第58页 |
