捷变频解调中频单元的研制
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究工作的背景与意义 | 第10页 |
| 1.2 捷变频通信系统的国内外研究历史与现状 | 第10-12页 |
| 1.2.1 捷变频通信系统的国外研究情况 | 第10-11页 |
| 1.2.2 捷变频通信系统的国内研究情况 | 第11页 |
| 1.2.3 相关技术的研究和应用情况 | 第11-12页 |
| 1.2.3.1 快速跳频技术 | 第11-12页 |
| 1.2.3.2 多频段射频链路设计技术 | 第12页 |
| 1.3 本文的主要贡献与创新 | 第12-13页 |
| 1.4 本论文的结构安排 | 第13-14页 |
| 1.5 本章小结 | 第14-15页 |
| 第二章 跳频频率合成器理论基础 | 第15-32页 |
| 2.1 引言 | 第15页 |
| 2.2 PLL原理 | 第15-21页 |
| 2.3 PLL相位噪声分析 | 第21-26页 |
| 2.3.1 PLL相位噪声分析 | 第21-23页 |
| 2.3.2 电源噪声对PLL相位噪声的影响分析 | 第23-26页 |
| 2.4 跳频频率合成器基础 | 第26-31页 |
| 2.4.1 DDS方案 | 第27-28页 |
| 2.4.2 双PLL乒乓切换方案 | 第28-31页 |
| 2.5 本章小结 | 第31-32页 |
| 第三章 捷变频解调中频单元理论基础 | 第32-46页 |
| 3.1 引言 | 第32页 |
| 3.2 接收机理论基础 | 第32-40页 |
| 3.2.1 零中频接收机 | 第32-35页 |
| 3.2.2 超外差接收机 | 第35-36页 |
| 3.2.3 镜频抑制射频前端 | 第36-39页 |
| 3.2.4 低中频接收机 | 第39页 |
| 3.2.5 数字中频接收机 | 第39-40页 |
| 3.2.6 小结 | 第40页 |
| 3.3 零中频解调中频单元技术难点 | 第40-45页 |
| 3.3.1 如何提高链路抗饱和能力 | 第41-42页 |
| 3.3.2 如何防止IQ失配 | 第42页 |
| 3.3.3 如何改善射频链路的带内平坦度 | 第42-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第四章 方案设计及可行性分析 | 第46-58页 |
| 4.1 引言 | 第46-47页 |
| 4.2 技术指标要求 | 第47页 |
| 4.2.1 跳频本振单元主要技术指标要求 | 第47页 |
| 4.2.2 解调中频单元主要技术指标要求 | 第47页 |
| 4.3 关键器件的选择 | 第47-49页 |
| 4.4 方案设计及可行性分析 | 第49-57页 |
| 4.4.1 跳频本振单元方案设计及可行性分析 | 第49-53页 |
| 4.4.1.1 跳频本振单元方案设计 | 第49-50页 |
| 4.4.1.2 跳频本振单元方案可行性分析 | 第50-53页 |
| 4.4.2 解调中频单元方案设计及可行性分析 | 第53-57页 |
| 4.4.2.1 解调中频单元方案设计 | 第53-55页 |
| 4.4.2.2 解调中频单元可行性分析 | 第55-57页 |
| 4.5 本章小结 | 第57-58页 |
| 第五章 电路设计及产品测试 | 第58-71页 |
| 5.1 电路及结构设计 | 第58-63页 |
| 5.1.1 跳频本振单元电路及结构设计 | 第58-62页 |
| 5.1.2 解调中频单元电路及结构设计 | 第62-63页 |
| 5.2 产品测试 | 第63-69页 |
| 5.2.1 跳频本振单元测试结果 | 第64-68页 |
| 5.2.2 解调中频单元测试结果 | 第68-69页 |
| 5.3 本章小结 | 第69-71页 |
| 第六章 结论 | 第71-73页 |
| 6.1 全文总结 | 第71页 |
| 6.2 后续工作展望 | 第71-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-76页 |
| 攻读工程硕士学位期间取得的成果 | 第76页 |
