极化码硬件译码器高效性研究
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-15页 |
| 1.1 研究背景与意义 | 第7页 |
| 1.2 国内外研究现状 | 第7-13页 |
| 1.2.1 译码器硬件结构研究 | 第8-10页 |
| 1.2.2 连续抵消译码算法研究 | 第10-13页 |
| 1.3 论文研究内容及安排 | 第13-14页 |
| 1.4 本章小结 | 第14-15页 |
| 第二章 极化码基本原理 | 第15-22页 |
| 2.1 信道模型与参数 | 第15-16页 |
| 2.2 信道极化原理 | 第16-20页 |
| 2.2.1 信道聚合 | 第17-19页 |
| 2.2.2 信道分裂 | 第19-20页 |
| 2.3 极化码编码算法 | 第20-21页 |
| 2.4 本章小结 | 第21-22页 |
| 第三章 SC译码算法高效性研究与硬件实现 | 第22-47页 |
| 3.1 SC译码算法 | 第22-25页 |
| 3.2 流水线架构 | 第25-27页 |
| 3.3 节点互联处理单元 | 第27-30页 |
| 3.4 比特宽度量化技术 | 第30-31页 |
| 3.5 SC译码器硬件实现 | 第31-34页 |
| 3.6 SC硬件译码器性能测试 | 第34-46页 |
| 3.6.1 测试平台介绍 | 第34-36页 |
| 3.6.2 SC硬件译码器功能验证 | 第36-39页 |
| 3.6.3 SC硬件译码器实验测试 | 第39-43页 |
| 3.6.4 SC硬件译码器高效性测试 | 第43-46页 |
| 3.7 本章小结 | 第46-47页 |
| 第四章 SCL译码算法高效性研究与硬件实现 | 第47-54页 |
| 4.1 SCL译码算法 | 第47-50页 |
| 4.2 SCL译码器硬件实现 | 第50-52页 |
| 4.3 SCL硬件译码器高效性性测试 | 第52-53页 |
| 4.4 本章小结 | 第53-54页 |
| 第五章 总结与展望 | 第54-56页 |
| 5.1 总结 | 第54页 |
| 5.2 展望 | 第54-56页 |
| 参考文献 | 第56-60页 |
| 在校期间科研成果 | 第60-61页 |
| 项目资助 | 第61-62页 |
| 致谢 | 第62页 |
