| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第7-14页 |
| 1.1 研究背景 | 第7-8页 |
| 1.2 发展概述 | 第8-10页 |
| 1.2.1 视频处理技术的发展概述 | 第8-10页 |
| 1.2.2 基于FPGA的视频处理系统发展概述 | 第10页 |
| 1.3 研究目标及意义 | 第10-11页 |
| 1.4 整体设计方案概述 | 第11-14页 |
| 第二章 前端处理模块设计 | 第14-42页 |
| 2.1 TV信号简介 | 第14-15页 |
| 2.2 基本架构设计 | 第15页 |
| 2.3 设计方案概述 | 第15-17页 |
| 2.4 ITU-R BT. 656 解码模块设计 | 第17-20页 |
| 2.4.1 SAV/EAV标志信号检测 | 第18-19页 |
| 2.4.2 有效视频数据提取 | 第19-20页 |
| 2.5 去隔行模块设计 | 第20-24页 |
| 2.5.1 FIFO缓存 | 第21-22页 |
| 2.5.2 算法选择 | 第22页 |
| 2.5.3 算法实现 | 第22-24页 |
| 2.6 数据整理与缓存模块设计 | 第24-30页 |
| 2.6.1 写数据整理模块 | 第24-28页 |
| 2.6.1.1 位宽与时钟域变换 | 第25-26页 |
| 2.6.1.2 数据对齐与写入控制 | 第26-28页 |
| 2.6.2 读数据整理模块 | 第28-30页 |
| 2.6.2.1 位宽与时钟域变换 | 第28-29页 |
| 2.6.2.2 数据对齐与读出控制 | 第29-30页 |
| 2.7 DDR2多端口读写模块设计 | 第30-37页 |
| 2.7.1 DDR2简介 | 第31-32页 |
| 2.7.2 多通道写入模块 | 第32-33页 |
| 2.7.3 数据封装模块 | 第33-36页 |
| 2.7.3.1 DDR2读写控制器工作方式 | 第33-35页 |
| 2.7.3.2 状态机设计 | 第35-36页 |
| 2.7.4 多通道读取模块 | 第36-37页 |
| 2.8 缩放模块 | 第37-40页 |
| 2.8.1 算法选择 | 第37-38页 |
| 2.8.2 算法实现 | 第38-40页 |
| 2.9 本章小结 | 第40-42页 |
| 第三章 显示模块设计 | 第42-55页 |
| 3.1 基本架构设计 | 第42页 |
| 3.2 设计方案概述 | 第42-44页 |
| 3.3 HDMI驱动模块设计 | 第44-48页 |
| 3.3.1 HDMI简介 | 第44-45页 |
| 3.3.2 HDMI发送芯片工作方式 | 第45-47页 |
| 3.3.3 Verilog HDL代码设计 | 第47-48页 |
| 3.4 ALPHA混合模块设计 | 第48-51页 |
| 3.5 RGB转换模块设计 | 第51-54页 |
| 3.5.1 YUV颜色分量提取 | 第51-52页 |
| 3.5.2 YUV-RGB编码转换 | 第52-53页 |
| 3.5.3 RGB有效像素指示信号的生成 | 第53-54页 |
| 3.6 本章小结 | 第54-55页 |
| 第四章 调试结果 | 第55-61页 |
| 4.1 复合视频分离模块调试结果 | 第55-56页 |
| 4.2 ITU-R BT. 656 解码模块调试结果 | 第56页 |
| 4.3 HDMI驱动模块调试结果 | 第56-57页 |
| 4.4 RGB转换模块调试结果 | 第57页 |
| 4.5 系统实际运行效果图 | 第57-59页 |
| 4.6 编译及时序信息 | 第59页 |
| 4.7 本章小结 | 第59-61页 |
| 第五章 结论 | 第61-64页 |
| 5.1 方案分析与对比 | 第61-62页 |
| 5.2 总结 | 第62-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 附录 顶层模块RTL图 | 第67-68页 |