基于DSP和FPGA的信号处理模块及其IP核设计技术研究
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 1 绪论 | 第11-15页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 课题研究内容和文章组织结构 | 第13-15页 |
| 2 协同处理构架相关概述 | 第15-23页 |
| 2.1 DSP概述 | 第15-16页 |
| 2.2 FPGA概述 | 第16-18页 |
| 2.3 RapidIO协议 | 第18-20页 |
| 2.4 软硬件协同处理 | 第20-21页 |
| 2.5 本章小结 | 第21-23页 |
| 3 信号处理模块研究与设计 | 第23-55页 |
| 3.1 硬件总体方案研究 | 第23-24页 |
| 3.2 DSP应用及外围电路设计 | 第24-34页 |
| 3.2.1 时钟接口电路 | 第24-26页 |
| 3.2.2 存储接口电路 | 第26-30页 |
| 3.2.3 控制通信接口电路 | 第30-32页 |
| 3.2.4 高速数据传输接口电路 | 第32-34页 |
| 3.3 FPGA应用及外围电路设计 | 第34-41页 |
| 3.3.1 时钟接口电路 | 第35页 |
| 3.3.2 数模转换接口电路 | 第35-36页 |
| 3.3.3 存储接口电路 | 第36-39页 |
| 3.3.4 配置电路设计 | 第39-41页 |
| 3.4 功耗估计 | 第41-46页 |
| 3.4.1 DSP功耗估计 | 第41-42页 |
| 3.4.2 FPGA功耗估计 | 第42-44页 |
| 3.4.3 其他芯片的功耗估计 | 第44-45页 |
| 3.4.4 整体功耗 | 第45-46页 |
| 3.5 电源电路设计 | 第46-54页 |
| 3.5.1 电源完整性分析 | 第46-49页 |
| 3.5.2 电源方案实现 | 第49-52页 |
| 3.5.3 自适应电源模块 | 第52-53页 |
| 3.5.4 启动顺序控制 | 第53-54页 |
| 3.6 本章小结 | 第54-55页 |
| 4 FPGA通信与运算IP核研究与设计 | 第55-83页 |
| 4.1 FPGA IP核工程构架研究 | 第55-56页 |
| 4.2 IP核通用标准总线接口研究 | 第56-59页 |
| 4.3 全交换互连结构IP核 | 第59-60页 |
| 4.4 通信IP核设计 | 第60-73页 |
| 4.4.1 SRIO接口IP核 | 第61-72页 |
| 4.4.2 EMIF控制接口IP核 | 第72-73页 |
| 4.5 协方差运算IP核设计 | 第73-80页 |
| 4.5.1 协方差运算IP核结构 | 第74-75页 |
| 4.5.2 协方差IP核输入部分 | 第75-77页 |
| 4.5.3 协方差IP核运算部分 | 第77-78页 |
| 4.5.4 协方差IP核输出部分 | 第78-79页 |
| 4.5.5 协方差IP核FSM部分 | 第79-80页 |
| 4.6 本章小结 | 第80-83页 |
| 5 实验结果测试与分析 | 第83-103页 |
| 5.1 信号处理模块硬件调试 | 第83-88页 |
| 5.1.1 系统硬件调试步骤 | 第84页 |
| 5.1.2 电源与时钟信号调试 | 第84-86页 |
| 5.1.3 各芯片功能调试 | 第86-88页 |
| 5.1.4 结果分析 | 第88页 |
| 5.2 SRIO接IP核测试 | 第88-96页 |
| 5.2.1 SRIO接IP核测试方案 | 第88-89页 |
| 5.2.2 基本I/O事务包传输测试 | 第89-93页 |
| 5.2.3 SRIO传输压力测试 | 第93-95页 |
| 5.2.4 SRIO传输速度测试 | 第95页 |
| 5.2.5 结果分析 | 第95-96页 |
| 5.3 协方差运算IP核测试 | 第96-101页 |
| 5.3.1 协方差运算IP核测试方案 | 第96-97页 |
| 5.3.2 协方差运算IP核功能测试 | 第97-98页 |
| 5.3.3 协方差运算IP核实际测试 | 第98-100页 |
| 5.3.4 结果分析 | 第100-101页 |
| 5.4 本章小结 | 第101-103页 |
| 6 总结与展望 | 第103-105页 |
| 6.1 总结 | 第103-104页 |
| 6.2 展望 | 第104-105页 |
| 参考文献 | 第105-109页 |
| 作者简历 | 第109页 |
