捷变频雷达信号发生器信号产生模块的设计
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 第一章 绪论 | 第10-17页 |
| ·研究背景 | 第10-11页 |
| ·国内外发展现状 | 第11-13页 |
| ·捷变频雷达信号发生器的总体结构 | 第13-14页 |
| ·本论文的主要任务及章节安排 | 第14-17页 |
| 第二章 方案选择与总体设计 | 第17-28页 |
| ·方案的选择 | 第17-26页 |
| ·频率合成方式的选择 | 第17-19页 |
| ·DDS输出频谱的分析 | 第19-23页 |
| ·DDS实现方案选择 | 第23-24页 |
| ·DDS内部组成模块实现方式的选择 | 第24-26页 |
| ·信号产生模块的硬件总体结构 | 第26-27页 |
| ·本章小结 | 第27-28页 |
| 第三章 硬件系统设计 | 第28-43页 |
| ·时钟发生器硬件设计 | 第28-30页 |
| ·DDS硬件电路的设计 | 第30-37页 |
| ·存储器硬件电路的设计 | 第30-31页 |
| ·DAC硬件电路的设计 | 第31-35页 |
| ·FPGA硬件电路的设计 | 第35-37页 |
| ·信号调理模块硬件电路的设计 | 第37-40页 |
| ·差分转单端电路的设计 | 第37-39页 |
| ·滤波器的设计 | 第39-40页 |
| ·嵌入式处理器硬件电路的设计 | 第40-42页 |
| ·本章小结 | 第42-43页 |
| 第四章 FPGA内部关键模块设计 | 第43-55页 |
| ·译码模块的设计 | 第43-44页 |
| ·DDS模块的设计 | 第44-50页 |
| ·常规波形信号的设计 | 第44-45页 |
| ·调制波形信号的设计 | 第45-50页 |
| ·存储器读写控制模块的设计 | 第50-51页 |
| ·并串转换模块的设计 | 第51-53页 |
| ·其他硬件电路接口控制模块的设计 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第五章 驱动程序设计 | 第55-62页 |
| ·系统初始化程序的设计 | 第55-57页 |
| ·通讯接口程序的设计 | 第57-58页 |
| ·波形生成程序的设计 | 第58-61页 |
| ·常规波形生成程序设计 | 第59-60页 |
| ·调制波形生成程序设计 | 第60-61页 |
| ·本章小结 | 第61-62页 |
| 第六章 系统测试与验证 | 第62-73页 |
| ·测试平台 | 第62页 |
| ·时钟模块的测试 | 第62-65页 |
| ·DDS模块的测试 | 第65-72页 |
| ·频率捷变时间的测试 | 第65-66页 |
| ·定频波形的测试 | 第66-69页 |
| ·扫频波形的测试 | 第69-70页 |
| ·跳频波形的测试 | 第70-71页 |
| ·回程控制信号的测试 | 第71-72页 |
| ·本章小结 | 第72-73页 |
| 第七章 总结与展望 | 第73-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-77页 |
| 附录 | 第77-79页 |
| 攻硕期间取得的研究成果 | 第79页 |
