基于并联取小时钟结构的ECL时序电路设计研究
| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-14页 |
| ·多值逻辑的研究意义及现状 | 第8-10页 |
| ·多值ECL时序电路研究现状 | 第10-12页 |
| ·论文的研究重点以及章节安排 | 第12-14页 |
| 第二章 差动电流开关理论 | 第14-20页 |
| ·差动电流开关理论 | 第14-17页 |
| ·三值ECL差动电流开关理论的改进 | 第17-20页 |
| 第三章 三值ECL组合电路CAD算法基础 | 第20-32页 |
| ·ECL电路的限加-取小模型 | 第20-21页 |
| ·可限加分解阵及性质 | 第21-25页 |
| ·函数的矩阵表示 | 第21-22页 |
| ·可限加分解阵及其性质 | 第22-25页 |
| ·任意函数的可限加分解方法 | 第25-26页 |
| ·函数分解举例及ECL电路实现 | 第26-29页 |
| ·算法改进 | 第29-32页 |
| ·最适覆盖窗的改进 | 第29-30页 |
| ·算法应用推广 | 第30-32页 |
| 第四章 并联取小时钟结构ECL锁存器设计 | 第32-46页 |
| ·锁存器设计回顾 | 第32-34页 |
| ·并联取小时钟结构的ECL锁存器设计 | 第34-39页 |
| ·并联取小时钟结构的D锁存器设计 | 第34-38页 |
| ·并联取小时钟结构的T锁存器设计 | 第38-39页 |
| ·并联取小时钟结构的三值ECLD触发器设计 | 第39-42页 |
| ·锁存器设计推广 | 第42-46页 |
| ·并联取小时钟结构的二值ECL锁存器设计 | 第42-44页 |
| ·闩锁结构分析 | 第44-46页 |
| 第五章 并联取小时钟结构的时序电路设计 | 第46-61页 |
| ·传统时序电路设计过程 | 第46-47页 |
| ·并联取小时钟结构的时序电路设计 | 第47-50页 |
| ·时序电路的状态寄存器模型 | 第47-49页 |
| ·并联取小时钟结构的时序电路设计 | 第49-50页 |
| ·并联取小时钟结构的时序电路设计过程 | 第50-61页 |
| ·倒序状态分配 | 第50-52页 |
| ·六进制三值同步环形计数器设计 | 第52-56页 |
| ·三值控制器设计 | 第56-61页 |
| 第六章 总结与展望 | 第61-63页 |
| 参考文献 | 第63-66页 |
| 致谢 | 第66页 |
