| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-10页 |
| ·DSP 研究背景和意义 | 第7-8页 |
| ·DSP 国内现状 | 第8-9页 |
| ·研究工作主要内容及本文结构安排 | 第9-10页 |
| 第二章 DSP 处理器体系结构 | 第10-19页 |
| ·DSP 处理器概述 | 第10-12页 |
| ·中央处理器 | 第12-16页 |
| ·运算部分 | 第12-14页 |
| ·控制部分 | 第14-16页 |
| ·存储器和I/O 空间 | 第16页 |
| ·总线结构 | 第16-18页 |
| ·内存总线 | 第17页 |
| ·外设模块总线 | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 高速同步串行接口的系统级设计 | 第19-29页 |
| ·总线概述 | 第19-23页 |
| ·串行总线与并行总线的比较 | 第19-20页 |
| ·SPI 总线与其他串行总线的比较 | 第20-23页 |
| ·SPI 体系结构 | 第23-27页 |
| ·SPI 体系的主要特性 | 第23-24页 |
| ·SPI 的典型结构 | 第24-25页 |
| ·SPI 的时钟模式 | 第25-26页 |
| ·SPI 中断 | 第26-27页 |
| ·SPI 模块新增功能 | 第27-28页 |
| ·FIFO 介绍 | 第27页 |
| ·FIFO 基本功能 | 第27-28页 |
| ·增加 FIFO 目的和意义 | 第28页 |
| ·本章小结 | 第28-29页 |
| 第四章 SPI同步串行接口的Verilog HDL设计 | 第29-56页 |
| ·SPI 模块设计流程 | 第30-32页 |
| ·同步时钟逻辑模块设计 | 第32-48页 |
| ·有限状态机的设计 | 第32-36页 |
| ·同步先进先出（FIFO）设计 | 第36-42页 |
| ·分频器（Divider）设计 | 第42-47页 |
| ·仲裁器（Arbiter）设计 | 第47-48页 |
| ·异步时钟逻辑设计 | 第48-52页 |
| ·亚稳态设计 | 第48-49页 |
| ·异步先进先出FIFO 设计 | 第49-52页 |
| ·数据收发设计 | 第52-54页 |
| ·时序信号检测设计 | 第54页 |
| ·本章小结 | 第54-56页 |
| 第五章 仿真验证和版图设计 | 第56-66页 |
| ·仿真验证 | 第56-61页 |
| ·模块仿真 | 第56-59页 |
| ·系统仿真 | 第59-61页 |
| ·版图设计 | 第61-63页 |
| ·版图的整体布局规划 | 第61-62页 |
| ·布局布线 | 第62页 |
| ·屏蔽 | 第62页 |
| ·互联 | 第62-63页 |
| ·芯片的ESD 防护 | 第63-65页 |
| ·本章小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-68页 |
| ·总结 | 第66页 |
| ·展望 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-73页 |
| 附录：作者在攻读硕士学位期间发表的论文 | 第73页 |