| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 集成电路可靠性研究背景 | 第10-15页 |
| 1.1.1 集成电路产业发展现状和趋势 | 第10-13页 |
| 1.1.2 集成电路可靠性面临的挑战 | 第13页 |
| 1.1.3 集成电路可靠性研究内容 | 第13-15页 |
| 1.2 经时击穿效应研究背景 | 第15-17页 |
| 1.2.1 经时击穿效应简介 | 第15页 |
| 1.2.2 经时击穿效应研究现状与面临的挑战 | 第15-17页 |
| 1.3 研究内容与论文安排 | 第17-18页 |
| 第二章 经时击穿效应的失效机理 | 第18-29页 |
| 2.1 经时击穿的物理模型 | 第18-21页 |
| 2.1.1 渗透模型 | 第18-19页 |
| 2.1.2 三维分析模型 | 第19-21页 |
| 2.2 栅氧化层缺陷产生模型 | 第21-27页 |
| 2.2.1 热化学模型 | 第22-23页 |
| 2.2.2 阳极空穴注入模型与阳极氢释放模型 | 第23-27页 |
| 2.3 栅极电流隧穿机制 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 经时击穿效应的测试方法与测试结构设计 | 第29-42页 |
| 3.1 测试系统搭建 | 第29-30页 |
| 3.2 测试方法与测试流程 | 第30-33页 |
| 3.3 经时击穿测试结构设计 | 第33-41页 |
| 3.3.1 测试结构设计要求 | 第33-34页 |
| 3.3.2 测试结构设计方案 | 第34-35页 |
| 3.3.3 全定制版图设计 | 第35-41页 |
| 3.3.3.1 设计环境搭建 | 第36-37页 |
| 3.3.3.2 版图设计实现 | 第37-39页 |
| 3.3.3.3 设计规则检查 | 第39-41页 |
| 3.3.3.4 流片 | 第41页 |
| 3.4 本章小结 | 第41-42页 |
| 第四章 基于65nm工艺NMOS器件的经时击穿特性研究 | 第42-60页 |
| 4.1 试验方案 | 第42页 |
| 4.2 威布尔分布 | 第42-47页 |
| 4.2.1 二参数威布尔分布 | 第43页 |
| 4.2.2 威布尔分布适合经时击穿研究的原因 | 第43-45页 |
| 4.2.3 威布尔分布经时击穿效应研究中的应用方法 | 第45-47页 |
| 4.3 65 nmNMOS器件经时击穿特性分析 | 第47-59页 |
| 4.3.1 栅极电压极性对经时击穿效应的影响 | 第47-49页 |
| 4.3.2 栅极电压大小与击穿时间关系 | 第49-52页 |
| 4.3.3 温度与击穿时间的关系 | 第52-53页 |
| 4.3.4 栅氧化层面积与击穿时间的关系 | 第53-55页 |
| 4.3.5 栅氧化层厚度与击穿时间的关系 | 第55-58页 |
| 4.3.6 辐射对经时击穿效应的影响 | 第58-59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 基于65nm1.2VNMOS的经时击穿效应寿命评估研究 | 第60-67页 |
| 5.1 经时击穿可靠性评估模型 | 第60-63页 |
| 5.1.1 电压(或电场)对击穿时间的加速模型 | 第60-62页 |
| 5.1.2 温度对击穿时间的加速模型 | 第62-63页 |
| 5.2 提取模型参数 | 第63-64页 |
| 5.3 寿命外推 | 第64-66页 |
| 5.4 本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 6.1 本文的工作总结 | 第67-68页 |
| 6.2 展望 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 攻读硕士学位期间取得的成果 | 第74页 |
