| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 引言 | 第11-15页 |
| 1.1 课题研究背景及意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 论文主要研究内容 | 第14-15页 |
| 第二章 采集系统整体设计方案 | 第15-27页 |
| 2.1 系统整体设计分析 | 第15-18页 |
| 2.1.1 FMC集成测试通用载板设计分析 | 第16-17页 |
| 2.1.2 FMC采集模块系列设计分析 | 第17-18页 |
| 2.2 基于VITA-57标准的FMC总线接.设计 | 第18-19页 |
| 2.3 基于CPCI总线标准的上位机接.设计 | 第19-20页 |
| 2.4 FMC采集模块系列功能模块设计 | 第20-25页 |
| 2.4.1 高速A/D数据采集模块设计 | 第20-21页 |
| 2.4.2 采样时钟模块设计 | 第21-22页 |
| 2.4.3 温度电压监控报警模块设计 | 第22-23页 |
| 2.4.4 型号识别及加密模块设计 | 第23-25页 |
| 2.5 并行高速数据流的接收单元设计 | 第25页 |
| 2.6 触发存储模块设计 | 第25-26页 |
| 2.7 本章小结 | 第26-27页 |
| 第三章 FMC数据采集系统设计 | 第27-55页 |
| 3.1 数据采集系统的整体设计 | 第27-29页 |
| 3.2 A/D采样模块的设计 | 第29-32页 |
| 3.2.1 模拟输入调理通道设计 | 第30-31页 |
| 3.2.2 A/D转换电路 | 第31-32页 |
| 3.3 高速数据流接收单元的设计 | 第32-42页 |
| 3.3.1 ChipSync技术的应用 | 第33-34页 |
| 3.3.2 接收单元的时钟资源与I/O接.资源 | 第34-39页 |
| 3.3.3 高速并行数据流的接收处理 | 第39-42页 |
| 3.4 基于DDR3 SDRAM的大容量存储设计 | 第42-49页 |
| 3.4.1 基于MCB IP核的DDR3 SDRAM控制器设计 | 第42-44页 |
| 3.4.2 数据读写的缓存FIFO设计 | 第44-46页 |
| 3.4.3 MCB IP核面向用户接.的状态机设计 | 第46-49页 |
| 3.5 数据触发存储设计 | 第49-54页 |
| 3.5.1 触发存储机制 | 第50-51页 |
| 3.5.2 触发控制模块设计 | 第51-54页 |
| 3.6 本章小结 | 第54-55页 |
| 第四章 FMC采集模块系列的接.控制逻辑设计 | 第55-74页 |
| 4.1 FMC采集模块系列的模块化接.技术 | 第55-58页 |
| 4.1.1 模块化技术的应用 | 第55-56页 |
| 4.1.2 基于VITA-57标准的FMC总线接.设计 | 第56-58页 |
| 4.2 型号识别及加密模块设计 | 第58-65页 |
| 4.2.1 MicroBlaze软核的技术应用 | 第58-60页 |
| 4.2.2 MicroBlaze的硬件平台搭建 | 第60-62页 |
| 4.2.3 型号识别模块的设计 | 第62-63页 |
| 4.2.4 加密模块的设计 | 第63-65页 |
| 4.3 温度电压监控模块设计 | 第65-69页 |
| 4.3.1 AD7417的工作原理 | 第65-67页 |
| 4.3.2 温度电压监控模块接.控制逻辑的设计 | 第67-69页 |
| 4.4 采样时钟生成模块设计 | 第69-73页 |
| 4.4.1 AD9517的工作原理 | 第69-71页 |
| 4.4.2 采样时钟配置接.控制逻辑的设计 | 第71-73页 |
| 4.5 本章小结 | 第73-74页 |
| 第五章 FMC采集系统测试结果及分析 | 第74-89页 |
| 5.1 系统调试验证平台介绍 | 第74页 |
| 5.2 系统硬件电路的调试 | 第74-75页 |
| 5.3 功能模块的测试及验证 | 第75-84页 |
| 5.3.1 数据流接收单元验证 | 第76-78页 |
| 5.3.2 触发存储模块验证 | 第78-80页 |
| 5.3.3 型号识别及加密模块验证 | 第80-81页 |
| 5.3.4 温度电压监控模块验证 | 第81-82页 |
| 5.3.5 采样时钟配置模块验证 | 第82-84页 |
| 5.4 系统整体工作验证及分析 | 第84-88页 |
| 5.5 本章小结 | 第88-89页 |
| 第六章 结束语 | 第89-90页 |
| 致谢 | 第90-91页 |
| 参考文献 | 第91-93页 |
