DSP片上总线低功耗编码的研究与设计
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第8-10页 |
| 第二章 低功耗设计 | 第10-21页 |
| 2.1 低功耗设计的动因 | 第10-12页 |
| 2.2 CMOS 集成电路功耗组成 | 第12-15页 |
| 2.2.1 动态功耗 | 第12-13页 |
| 2.2.2 短路功耗 | 第13-14页 |
| 2.2.3 漏电功耗 | 第14-15页 |
| 2.3 低功耗设计技术 | 第15-20页 |
| 2.3.1 工艺级低功耗技术 | 第15-16页 |
| 2.3.2 逻辑电路级低功耗技术 | 第16-17页 |
| 2.3.3 RTL 级低功耗设计 | 第17-18页 |
| 2.3.4 系统级低功耗设计 | 第18-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第三章 邻位反转编码算法提出 | 第21-33页 |
| 3.1 总线编码技术发展与现状 | 第21-22页 |
| 3.2 经典总线低功耗编码 | 第22-24页 |
| 3.2.1 BIC 编码 | 第22-23页 |
| 3.2.2 T0 编码 | 第23-24页 |
| 3.2.3 GRAY 编码 | 第24页 |
| 3.3 深亚微米工艺下总线编码技术 | 第24-26页 |
| 3.3.1 孤立总线电容模型 | 第25页 |
| 3.3.2 深亚微米工艺下的总线电容模型 | 第25-26页 |
| 3.4 P&A 功耗模型 | 第26-28页 |
| 3.4.1 TPC 算法 | 第27-28页 |
| 3.5 P&A 模型下总线功耗分析 | 第28-31页 |
| 3.5.1 总线功耗分布 | 第28-29页 |
| 3.5.2 反转对状态 | 第29-31页 |
| 3.6 邻位反转算法设计 | 第31-32页 |
| 3.7 本章小结 | 第32-33页 |
| 第四章 邻位反转算法硬件实现 | 第33-39页 |
| 4.1 编码模块功能 | 第33页 |
| 4.2 编码模块结构 | 第33-34页 |
| 4.3 邻位反转算法硬件编码 | 第34-38页 |
| 4.3.1 硬件编码改进设计 | 第34-36页 |
| 4.3.2 编码模块测试 | 第36-38页 |
| 4.4 本章小结 | 第38-39页 |
| 第五章 测试用DSP 平台实现 | 第39-61页 |
| 5.1 目标DSP 简介 | 第39页 |
| 5.2 CPU | 第39-40页 |
| 5.3 DSP 总线结构 | 第40-42页 |
| 5.4 片上总线 | 第42-45页 |
| 5.4.1 CPU 本地总线时序 | 第42-45页 |
| 5.4.2 DMA 总线 | 第45页 |
| 5.5 片上存储器系统 | 第45-52页 |
| 5.5.1 DARAM | 第46-48页 |
| 5.5.2 DARAM 访问控制器 | 第48-52页 |
| 5.6 总线控制器 | 第52-53页 |
| 5.7 测试用系统搭建 | 第53-55页 |
| 5.7.1 验证环境 | 第54-55页 |
| 5.8 测试用DSP 平台功能验证 | 第55-58页 |
| 5.9 总线编码技术思考 | 第58页 |
| 5.10 DSP 总线功耗测试 | 第58-60页 |
| 5.11 本章小结 | 第60-61页 |
| 第六章 结论 | 第61-62页 |
| 参考文献 | 第62-66页 |
| 致谢 | 第66-67页 |
| 攻读硕士学位期间已发表或录用的论文 | 第67-68页 |
| 上海交通大学学位论文答辩决议书 | 第68页 |
